PCIe 5.0產(chǎn)品測試驗證火熱進(jìn)行中，為未來(lái)引領(lǐng)消費者市場(chǎng)做好準備

讓PCIe總線(xiàn)保證足夠的帶寬、供電也成為了不斷追求的目標，對更高速度的需求推動(dòng)了標準機構定義下一代PCI Express，PCIe 5.0速度從PCIe 4.0 的16GT /s翻倍至32 GT /s ；到了剛發(fā)布的PCIe 6.0，實(shí)現了帶寬速率全面翻倍，而且PCIe 6.0對底層信令進(jìn)行了改進(jìn)。

是德科技剛剛發(fā)布了針對PCIe 5.0/6.0的完整測試方案，至此能夠提供全方位的物理層測試解決方案，成為目前僅有的完整提供從建模、仿真、互連參數表征、Tx、PLL 和 Rx 測試解決方案的公司。通過(guò)是德科技租賃合作伙伴益萊儲/Electro Rent的聯(lián)合支持，客戶(hù)可以以測試儀器購買(mǎi)價(jià)格的一小部分、找到最新的產(chǎn)品，并以最快的速度獲得。在最近跟需要PCIe 5.0測試方案的客戶(hù)的互動(dòng)中，我們深切感受到來(lái)自客戶(hù)的急迫需求和對我們服務(wù)的欣慰，同心協(xié)力幫助客戶(hù)贏(yíng)得未來(lái)市場(chǎng)先機。

向下一代PCIe標準的演進(jìn)

PCI Express 5.0代表了使用非歸零(NRZ)信令的最新PCI標準，速度從PCIe 4.0 的16GT /s翻倍至32 GT /s，PCIe 5.0標準在2019年完成。為了應對日益增長(cháng)的高性能計算、人工智能加速器、高性能存儲等快速發(fā)展的需求，PCI-SIG著(zhù)手開(kāi)發(fā)制定下一代PCIe 6.0規范，PCIe 6.0 v1.0版本規范上已于2022年1月正式發(fā)布。

PCIe 6.0擁有了超低延遲、超高帶寬、超快速率，而且PCIe 6.0對底層信令進(jìn)行了改進(jìn)，也是PCIe 歷史上改進(jìn)最大的一次。通過(guò)PCIe鏈路速度提升一倍，PCIe 6.0在實(shí)際上獲得了帶寬速率全面翻倍的效果，x1通道從4GB/s提升到了8GB/s，x16通道則一直擴展到了單向128GB/s，雙向達到256GB/s。這相當于設備可以使用更少的通道數量，達到更高的速率，從而獲得實(shí)現降低硬件成本效果。

雖然PCIe 6.0相關(guān)標準已經(jīng)發(fā)布，但不可否認從消費者市場(chǎng)來(lái)看，PCIe 5.0市場(chǎng)還處于早期階段。大部分消費者還停留在PCIe 4.0，主要是因為目前支持PCIe 5.0的產(chǎn)品價(jià)格都十分高昂，對消費者而言，PCIe 4.0并不會(huì )影響工作和游戲體驗，因此PCIe 5.0的普及率還比較低。不過(guò)PCIe 5.0相關(guān)產(chǎn)品的測試驗證正在火熱進(jìn)行中。

新一代PCIe 5.0測試的挑戰

PCIe 5.0測試挑戰隨著(zhù)速度翻倍而增加，最大挑戰來(lái)自于通道長(cháng)度，信號速度越快，在PC板上傳輸的信號載頻越高。有兩類(lèi)物理?yè)p傷會(huì )限制工程師傳輸PCIe信號的預期距離：一個(gè)是通道的衰減，一個(gè)是由于管腳、連接器、通孔和其他結構中發(fā)現的阻抗不連續而在通道內發(fā)生的反射。

PCIe 5.0規范使用的信道在16 GHz時(shí)衰減為-36分貝，16 GHz的頻率代表32 GT/s數字信號的奈奎斯特頻率。例如，當PCIe 5.0信號開(kāi)始時(shí)，它可能具有800 mV的典型峰間電壓。然而，在通過(guò)建議的-36分貝通道后，就找不到任何與睜開(kāi)眼睛的相似之處。只有通過(guò)應用基于發(fā)射機的均衡(去加重)和接收機均衡(CTLE和DFE的組合)，PCIe 5.0信號才能通過(guò)系統通道并被接收機準確地解釋。

對于PCIe 5.0信號，眼睛高度的最低預期為10 mV(均衡后)。即使有一個(gè)近乎完美的低抖動(dòng)發(fā)射器，信道的顯著(zhù)衰減也會(huì )降低信號振幅，以至于由反射和串擾引起的任何其他類(lèi)型的信號損傷都會(huì )關(guān)閉可恢復眼。

為了幫助確保支持PCIe 5.0的產(chǎn)品取得成功，是德科技積極提供測試解決方案。在物理層系統仿真、物理層互連以及發(fā)射端（Tx）和接收端（Rx）測試基礎上，又最新增加了PCIE5.0協(xié)議分析測試方案，至此能夠提供從設計仿真到物理層再到協(xié)議層的測試和驗證。

UXR+M8040 PCIe 5.0測試升級平臺

是德科技UXR0334A+M8040A 實(shí)現了PCIe 5.0高速接口測試平臺升級，這也是益萊儲客戶(hù)最近的熱門(mén)需求。

信號進(jìn)入示波器后，經(jīng)過(guò)模擬前端包括衰減器、放大器、采樣器，再進(jìn)入到 ADC，示波器中所使用的半導體工藝、封裝設計、互連設計，ADC 的垂直有效位數等的差異，會(huì )導致信噪比會(huì )存在差距。所以，降低儀器底噪、提升 ADC 的位數會(huì )為提升測量精度帶來(lái)非常大的幫助，在足夠采樣率的條件下，這些性能超過(guò)了采用更高采樣率對測量結果的影響。

圖1 示波器前端信號采集鏈路

基于InP HB2C工藝MMIC前端、多芯片三維封裝互連和 10bit ADC UXR系列示波器在 PCIe 5.0 的基于 1e-12 條件下的眼高、眼寬、TJ 等結果有明顯更高的裕量。以33GHz帶寬的UXR0334A示波器為例，在相同垂直滿(mǎn)量程的條件下，UXR的底噪指標是同行33GHz帶寬示波器的一半水平。

另外從測量方法上來(lái)說(shuō)，垂直刻度的設定會(huì )影響到測量的信噪比，測量時(shí)有一點(diǎn)比較重要的是，要優(yōu)化垂直刻度，讓信號盡量充滿(mǎn)垂直滿(mǎn)量程，這樣會(huì )達到最佳的測量信噪比。從下表中可以看到，在相同的測試條件下：使用 M8040A誤碼儀，加入一定的壓力，經(jīng)過(guò) PCIe 5.0 Base夾具構建的36dB的損耗，設置相同的 Preset P9，使用相同的接收 CTLE DC Gain 10dB，示波器都優(yōu)化調整了垂直刻度。

M8040A 高性能 BERT 是一款高度綜合的比特誤碼率測試儀（BERT），M8040A 專(zhuān)為研發(fā)和測試工程師設計，幫助他們表征芯片、器件、收發(fā)信機模塊和子組件、電路板以及系統。不僅能夠測試 PCIe 5.0，還能為新興的 PCIe 6.0技術(shù)探索發(fā)展路線(xiàn)，適用于物理層表征和合規性測試，它支持 PAM4 和 NRZ 信號，以及高達 64 GBaud 的數據速率，覆蓋 400 GbE 標準的所有特性。

作為是德科技租賃合作伙伴，面對諸多不確定性和復雜多變的產(chǎn)業(yè)形勢，益萊儲/Electro Rent在租賃服務(wù)及測試資產(chǎn)管理方面為客戶(hù)提供更大價(jià)值、更高靈活性，并讓努力不斷落地，更好地服務(wù)客戶(hù)。