微機電系統EMC達到99%改進(jìn)幅度

本文闡述針對現今高度整合CbM解決方案因應EMC標準兼容性進(jìn)行設計時(shí)所面臨的關(guān)鍵挑戰。EMC的設計頗有難度，即使是電路或實(shí)驗室測試設定進(jìn)行微幅變更都會(huì )大幅影響測試結果。本文說(shuō)明一種系統層級EMC仿真方法或虛擬實(shí)驗室，可協(xié)助工程師縮短時(shí)間內完成EMC兼容的設計工作。
微機電系統廣泛用于鐵路、風(fēng)力發(fā)電機、馬達控制、工具機等環(huán)境中，目的是用于監測振動(dòng)，藉以提升安全性、降低成本、以及盡力提高設備的使用壽命。MEMS傳感器的低頻效能，能比其他技術(shù)更早偵測出鐵路與風(fēng)力發(fā)電機應用的軸承損壞。大幅節省成本加上對各種設備瑕疵達到更高的偵測率，確保能符合各種嚴苛的安全標準。較寬的帶寬（0 Hz至23 kHz）、低噪聲性能、以及較寬的振動(dòng)量測范圍（2 g至200 g），這些都是振動(dòng)偵測的必要條件。而這些目標全都可運用Analog Devices陣容廣泛的MEMS產(chǎn)品輕易達成。
監測振動(dòng)采用無(wú)線(xiàn)通信系統，用來(lái)和各處負責搜集原始數據的傳感器進(jìn)行通訊，或是利用原始數據執行實(shí)時(shí)控制。建置有線(xiàn)狀態(tài)監測（CbM）系統面臨許多挑戰。其中一項關(guān)鍵挑戰就是透過(guò)數公尺纜線(xiàn)運行時(shí)的電磁兼容（EMC）強固性，這類(lèi)環(huán)境會(huì )受到包括間接照明電涌、靜電放電、以及像是電感性或電容性負載切換等環(huán)境噪聲。
因應EMC擾動(dòng)能力不良，可能導致從CbM系統收集數據的質(zhì)量出現間歇性或永久性的衰退，如圖1所示。長(cháng)久下來(lái)，質(zhì)量不良的數據可能導致對資產(chǎn)健康與維護做出不正確的決策。



 
圖1 : 有線(xiàn)式CbM系統鏈接振動(dòng)傳感器置于EMC干擾嚴重的工業(yè)環(huán)境

本文闡述針對現今高度整合CbM解決方案因應EMC標準兼容性進(jìn)行設計時(shí)所面臨的關(guān)鍵挑戰。EMC的設計從一開(kāi)始就極為困難，即使是電路或實(shí)驗室測試設定進(jìn)行微幅變更都會(huì )大幅影響測試結果。本文將介紹一種系統層級EMC仿真方法或虛擬實(shí)驗室，其可協(xié)助工程師在創(chuàng )紀錄的時(shí)間內完成EMC兼容的設計工作。

為何系統層級EMC仿真非常重要?
現代產(chǎn)品的開(kāi)發(fā)時(shí)程包含同步進(jìn)行的EMC兼容設計任務(wù)。針對EMC的設計應盡可能無(wú)縫銜接，但往往事與愿違，EMC問(wèn)題與實(shí)驗室測試經(jīng)常會(huì )讓產(chǎn)品上市延后數個(gè)月之久。虛擬實(shí)驗室EMC仿真方法協(xié)助工程師解決各種EMC問(wèn)題，其速度遠快過(guò)僅采用實(shí)驗室測試的方式。
在達成EMC兼容性方面，虛擬實(shí)驗室模擬方法能解決關(guān)鍵問(wèn)題，原因包括：
? 提高現代印刷電路板設計的整合度與組件密度，除了可能導致許多復雜問(wèn)題，還會(huì )衍生許多EMC失效途徑。模擬有助于判斷最佳EMC抑制技巧，而且比光使用實(shí)驗室測試的作法更加有彈性與省時(shí)。
? EMC標準的規范有時(shí)含糊不明，意謂若是以不同方法測試電路可能會(huì )出現不同結果。相較于實(shí)驗室測試，使用模擬方法可迅速變更測試與獲得結果。
? 整個(gè)系統需要在確保EMC兼容性的前提下進(jìn)行開(kāi)發(fā)，包含選用纜線(xiàn)的種類(lèi)、長(cháng)度、遮蔽，以及量測的設定。若是采用模擬法，實(shí)際量測時(shí)的探針效應就能忽略，而且更換纜線(xiàn)從以往費時(shí)數小時(shí)大幅縮短至數秒鐘。
? 由于各家客戶(hù)采用的受測設備不同，可能導致得到不同的測試結果。使用仿真法能更適切地模型分析與了解實(shí)際客戶(hù)應用。
? 現有模擬工具并未統一，而且也沒(méi)有針對纜線(xiàn)與電路板制定適用的仿真模型。虛擬實(shí)驗室除了整合纜線(xiàn)、電路板、以及被動(dòng)與主動(dòng)組件模型，還能獲得更準確的結果。

系統層級EMC仿真特性
系統層級EMC仿真透過(guò)以下各點(diǎn)特性，能夠加快產(chǎn)品上市時(shí)程：
? 迅速找出電路弱點(diǎn)，提供針對性建議協(xié)助改進(jìn)
? 找出EMC失效以及了解失效形成機制，這方面的工作成效能改進(jìn)99%
? 大幅節省成本：無(wú)須執行反復的設計與測試嘗試
? 大幅縮短時(shí)間：無(wú)須反復嘗試多次設計方案，縮短數個(gè)月之久的開(kāi)發(fā)時(shí)程，節省包括電路板線(xiàn)路配置、制造、組裝的前置作業(yè)時(shí)間

EMC挑戰
現今高度整合的傳感器系統設計經(jīng)常面臨許多EMC挑戰。首先，現代高整合度電路板設計讓通過(guò)EMC測試成為艱難的任務(wù)。經(jīng)常藉由共享電源與數據線(xiàn)架構（幻象電源）的作法來(lái)降低系統成本與電路板尺寸（較少的電路板鏈接）。振動(dòng)傳感器技術(shù)廣泛采用的IEPE標準能為振動(dòng)傳感器提供恒定的電流源，并透過(guò)同一條線(xiàn)路讀回傳感器輸出訊號，如圖2所示。


圖2 : 一個(gè)雙線(xiàn)式IEPE傳感器透過(guò)接口鏈接共享數據與電源架構

這種雙線(xiàn)式系統意謂電源與數據通訊線(xiàn)會(huì )受到相同的EMC干擾，以致在針對EMC進(jìn)行設計時(shí)會(huì )額外增加復雜度。EMC濾波組件必須審慎挑選以抑制各種電源干擾，但亦須避免降低數據電路的通訊帶寬。
第二，系統層級EMC標準，像是IEC 61000-4-6傳導射頻抗擾性，針對許多工業(yè)產(chǎn)品所制定，制造商會(huì )標明產(chǎn)品的抗擾性達到Class A（沒(méi)有通訊誤差）或Class B（具有通訊誤差，但系統不必重置）。各家制造商的Class A門(mén)坎會(huì )有差異，通常以位錯誤率（BER）或等價(jià)的微伏或micro-g來(lái)標示振動(dòng)傳感器的功能。
Class A兼容門(mén)坎通常會(huì )極低的電壓，遠低于系統能量測到的最小訊號。傳導射頻抗擾性標準讓用戶(hù)能用BER為系統定義通過(guò)/失敗標準，以及規范設定細節與噪聲拒斥位準。
最適合設定與BER需要深入探索，同時(shí)也成為系統設計者的一大挑戰:如何讓實(shí)驗室設計驗證測試設定能因應實(shí)際客戶(hù)的應用，尤其是當測試設定的微幅變動(dòng)可能導致測試結果出現巨幅變化。
第三，大多數常見(jiàn)EMC測試程序要求做出整個(gè)系統后，再送到EMC驗證實(shí)驗室進(jìn)行測試。全系統包含挑選纜線(xiàn)、長(cháng)度及遮蔽。不同纜線(xiàn)會(huì )有不同的電容規格，可能將更多或更少的EMC噪聲耦合到受影響系統中。纜線(xiàn)長(cháng)度與遮蔽接地可能導致在高EMC頻率以及不同接地電流返回路徑上出現阻抗不匹配的狀況。
在建構系統時(shí)，較理想的測試方法是每個(gè)次單元單獨進(jìn)行EMC抗擾性測試; 然而在實(shí)際應用中，整個(gè)系統可能受到相同EMC噪聲所影響。這些還只是一部分的原因導致廠(chǎng)方EMC測試很難對比客戶(hù)實(shí)驗室的測試。
由于現今各種高整合度設計與EMC測試的復雜性，促使業(yè)界需要一種能節省時(shí)間的彈性設計模式。在實(shí)驗室測試之前進(jìn)行模擬會(huì )是解決之道。目前鎖定的目標是在耗費最少的時(shí)間與精力下取得正確的實(shí)驗室數據。

運用虛擬實(shí)驗室加快除錯與解決EMC問(wèn)題
Analog Devices的系統層級專(zhuān)業(yè)與EMC模擬技巧促成虛擬實(shí)驗室仿真流程，如圖3所示。虛擬實(shí)驗室環(huán)境讓用戶(hù)更容易首次上手就完成EMC設計，用戶(hù)執行的是反復嘗試虛擬設計，取代費時(shí)又昂貴的實(shí)驗室設定與反復量測步驟。運算力、SPICE、電磁場(chǎng)仿真、以及CAD軟件都達到成熟階段，讓這種虛擬實(shí)驗室成為可行方案，讓工程師現在可達到前所未有的精準度與仿真速度。電路板、纜線(xiàn)、整合電路芯片與被動(dòng)組件都能建模分析，以及進(jìn)行EMC模擬。除了分析結果，還能快速找出電路弱點(diǎn)以及提供針對性建議協(xié)助進(jìn)行改進(jìn)。


 
圖3 : 從真實(shí)實(shí)驗室轉移至虛擬實(shí)驗室環(huán)境

運用虛擬實(shí)驗室環(huán)境，開(kāi)發(fā)業(yè)者在測試過(guò)程中可存取系統任何實(shí)體節點(diǎn)，不會(huì )產(chǎn)生在實(shí)際實(shí)驗室所面臨的常見(jiàn)量測限制–像是量測設備帶寬、實(shí)驗室限制、探棒的非理想阻抗、以及外部噪聲–這些都會(huì )對量測產(chǎn)生干擾。
在開(kāi)始制造電路板之前仿真多項常見(jiàn)工業(yè)IEC 61000系統層級EMC標準測試，如表1所示。

MEMS與模擬案例研究
本節介紹模擬案例及與實(shí)驗室量測的對比，圖4的振動(dòng)監測電路中采用Analog Devices的ADXL1002 MEMS加速計，這個(gè)電路兼容于廣泛使用的IEPE接口，如圖2所示。電路中含有兩個(gè)分路調節器，其中一個(gè)（IC1）為加速計供電；另外，還有AD8541 運算放大器（IC3），以及第二個(gè)（IC4）提供9.5 V 直流偏壓。當系統開(kāi)始送電而ADXL1002為靜態(tài)，通訊總線(xiàn)會(huì )在12 V dc 進(jìn)行重置。圖3的電路必須符合IEC 61000-4-6 傳導射頻抗擾性的標準，這項標準是工業(yè)應用設備的常見(jiàn)規范。

實(shí)際實(shí)驗室對比虛擬實(shí)驗室模擬，需要多個(gè)制程步驟：
1. 實(shí)際實(shí)驗室設定對比模擬環(huán)境
2. 運用虛擬實(shí)驗室開(kāi)發(fā)仿真模型（如圖3所示）
3. 運用模擬找出設計中的EMC弱點(diǎn)
4. 使用仿真找出設計問(wèn)題以改進(jìn)EMC性能
5. 在實(shí)際實(shí)驗室中驗證設計以改進(jìn)EMC性能
關(guān)于制程步驟內容敘述如下：

步驟1 真實(shí)實(shí)驗室設定對比模擬環(huán)境
IEC 61000-4-6傳導射頻抗擾性測試適用于在射頻（RF）場(chǎng)環(huán)境中工作的產(chǎn)品。射頻場(chǎng)會(huì )作用于連到安裝設備的整段纜線(xiàn)。在EC 61000-4-6測試中，射頻電壓從150 kHz 步進(jìn)到80 MHz。射頻電壓由1 kHz正弦波進(jìn)行80%的振幅調變（AM）。IEC 61000-4-6 標準規范在10 V/m下Level 3為最高射頻電壓。射頻電壓注入到纜線(xiàn)遮蔽層，或用箝位電路（clamp）進(jìn)行電容耦合。

如表2所示，虛擬與實(shí)際實(shí)驗室環(huán)境需要對比幾項關(guān)鍵參數：

? 測試位準與 IEC EMC 標準（振幅，頻率）
? 纜線(xiàn)規格（長(cháng)度、電容、遮蔽）
? 系統接地（包括纜線(xiàn)遮蔽）
? 量測參數 （電路中的組件與位置）
? 測試通過(guò)/失敗門(mén)坎（振幅、頻率）

步驟2 運用虛擬實(shí)驗室發(fā)展仿真模型
通常廠(chǎng)商會(huì )提供大多數主動(dòng)與被動(dòng)電路組件的SPICE模型。電磁仿真器可仿真其他非標準組件，像是電路板幾何與網(wǎng)絡(luò )，以及纜線(xiàn)模型。
表2所搜集的信息協(xié)助確保精準模型分析纜線(xiàn)參數。這個(gè)系統采用雙芯遮蔽線(xiàn)，成本高于無(wú)遮蔽線(xiàn)。沒(méi)有遮蔽層讓系統的EMC抗擾性較低。運用無(wú)遮蔽線(xiàn)進(jìn)行仿真，結果顯示EMC噪聲遠多過(guò)遮蔽式纜線(xiàn)系統。MEMS IEPE電路，如圖4所示，盡可能設計成精巧尺寸（1.9 cm × 1.9 cm），只有2層PCB電路。使用2層PCB會(huì )增加潛在的EMC問(wèn)題，因為有較高的耦合電容以及串音，因此必須小心設計。



 
圖4 : MEMS 電路采用ADXL1002 與IEPE兼容接口

在這個(gè)時(shí)間點(diǎn)，系統設計工程師可以開(kāi)始為PCB與纜線(xiàn)整理出模型，使用電磁仿真工具，將其連接到IC與被動(dòng)組件的SPICE模型。之后再執行SPICE仿真，以及在系統層級與EMC仿真進(jìn)行互動(dòng)。
圖5顯示PCB物理幾何與網(wǎng)絡(luò )以及雙芯遮蔽線(xiàn)的電磁模擬。三維電路板SPICE模型是PCB物理配置的完整抽象模型，包含許多針腳，可用來(lái)連結MEMS、運算放大器、以及分路調節器的SPICE模型。透過(guò)這種方式，可執行極精準的電氣模擬。被動(dòng)組件數據（電容、電阻、電感）都可以變更，系統響應可觀(guān)察與修改，相較于變更與測試實(shí)際硬件的作法，可更快速且富彈性。纜線(xiàn)的SPICE模型也可在測試時(shí)進(jìn)行模型分析–像是纜線(xiàn)長(cháng)度可以增加或縮減，線(xiàn)長(cháng)會(huì )對EMC耦合與系統效能有顯著(zhù)的影響。



 
圖5 : 為電路板物理幾何與網(wǎng)絡(luò )以及雙芯遮蔽線(xiàn)建立的電磁仿真模型，

完成EMC時(shí)域仿真后，工程師可分析在不同時(shí)間與頻率下的電路瞬態(tài)響應。
根據EMC測試的種類(lèi)，可執行瞬態(tài)或頻率分析。許多瞬態(tài)分析的案例可用來(lái)執行抗擾性測試，另外頻域的案例可用在幅射性電磁放射EMC測試（參考表1）。

步驟3 運用模擬找出設計的EMC弱點(diǎn)
一旦全系統完成模型分析與仿真后，就很容易找出失效機制。EMC噪聲電壓注入到纜線(xiàn)遮蔽層。噪聲電壓之后會(huì )耦合到纜線(xiàn)遮蔽層與線(xiàn)芯之間的寄生電容。噪聲會(huì )傳導到電路板上的ACC節點(diǎn)，如圖6所示。


圖6 : 電路失效機制

噪聲電流會(huì )經(jīng)過(guò)最小阻抗路徑，這個(gè)案例中會(huì )經(jīng)過(guò)運算放大器輸出端的C8電容。運算放大器會(huì )飽和，將高電流抽出電源供應器（VDD）節點(diǎn)。IC1 VDD調節器無(wú)法供應這么高的電流; 因此VDD電壓會(huì )下降。VDD 電壓降會(huì )暫時(shí)關(guān)閉MEMS傳感器（以5V額定電壓供電），導致運算放大器輸出端（噪聲）出現電壓漣波。
第二個(gè)失效模式也可找到，這個(gè)模式若是只用實(shí)驗室測試法就很難甚至根本不可能觀(guān)察到以及進(jìn)行除錯。高頻傳輸線(xiàn)通常會(huì )用一個(gè)負載作為終端電阻，該負載的阻抗必須匹配傳輸線(xiàn)的阻抗。IEPE纜線(xiàn)由于屬于低頻率（kilohertz）數據通訊，因此通常沒(méi)有終端接頭。然而當注入60 MHz到70 MHz范圍的噪聲，由于纜線(xiàn)沒(méi)有用匹配負載接上終端接頭，因此噪聲電壓會(huì )在通訊總線(xiàn)上出現反射。

步驟4 使用模擬為設計找出改進(jìn)EMC的潛力

目標是判斷成本最小且最有效的電路變更方式來(lái)抑制EMC問(wèn)題。如圖7所示，只須加入兩個(gè)電容就能解決兩項EMC問(wèn)題。22 nF CEMC 會(huì )將噪聲帶離敏感線(xiàn)路（運算放大器、MEMS），噪聲電流現在會(huì )透過(guò)圖中所示的C1電容分流到接地端。鐵氧體磁珠（ferrite bead）在100 MHz頻率下有高阻抗，可加入到電路中作為額外的確保，用來(lái)阻隔任何殘除的噪聲。CTERM則會(huì )在EMC測試時(shí)將高頻率狀態(tài)的纜線(xiàn)反射訊號分流出去。


 
圖7 : 改進(jìn)EMC性能的設計

如步驟3所述，VDD 電源網(wǎng)絡(luò )失效是反映EMC耐受性的一項可靠指標。圖8顯示VDD電源網(wǎng)絡(luò )的電壓降，這里沒(méi)有使用CEMC。模擬結果預測約2V或更大的壓降。當使用CEMC時(shí)，偏離額定值的幅度為微伏范圍，遠低于1.6 mV目標兼容門(mén)坎。



 
圖8 : 仿真VDD電路網(wǎng)絡(luò )，包括使用 CEMC 電容（上方綠色波形）與沒(méi)有使用 CEMC （下方藍色波形曲線(xiàn)）的狀況

Analog Devices的ADXL1002 MEMS傳感器在11 kHz下具有3 db帶寬，因此選擇CEMC與CTERM變得很重要，選擇正確才能維護11 kHz通訊總線(xiàn)。利用虛擬實(shí)驗室的彈性，除了可仿真多種電容值，還能挑選出兩個(gè)最佳電容值。在加入這些電容后，系統會(huì )預測出低于1.6 mV噪聲電壓時(shí)通過(guò)EMC標準測試的能力。

步驟5 在實(shí)際實(shí)驗室中驗證設計以改進(jìn)EMC性能

如圖4所示的原始電路使用表2的參數在實(shí)驗室進(jìn)行測試。結果在77 MHz測試頻率下出現912 mV噪聲的失敗狀況。經(jīng)過(guò)步驟4的建議，加入一個(gè)22 nF 電容（CEMC）與R3電阻并聯(lián)。結果得到99%的改進(jìn)幅度，量測到的噪聲低于6 mV，如圖9所示的實(shí)驗室測試結果（藍色波形）。
為達到低于1.6 mV噪聲的設計目標，在A(yíng)CC與GND節點(diǎn)之間加入一個(gè)100 nF CTERM電容，以及22 nF的CEMC電容。圖9顯示綠色仿真結果，噪聲曲線(xiàn)在0.15 MHz到80 MHz頻譜區間呈現平坦走勢。


 
圖9 : 依循虛擬實(shí)驗室的建議進(jìn)行模擬與實(shí)驗室測試的結果

在達成結果與目標后，就可以判斷系統哪個(gè)部分是EMC的弱點(diǎn)。在這個(gè)案例中，纜線(xiàn)是主要成因，因為纜線(xiàn)會(huì )將EMC能量從來(lái)源端耦合到電路，加上因纜線(xiàn)的長(cháng)度以及較高頻率下的終端阻抗造成的訊號反射。
兩個(gè)電容（CTERM與CEMC）能將兩個(gè)噪聲源有效分流到接地端。替代的解決方案與方法，像是更換運算放大器，都是不實(shí)際的作法。把運算放大器換成超低輸出阻抗的運算放大器則是不理想的選擇，因為輸出阻抗較低的組件天生高耗電，從而影響整體設計的競爭力。

總結
全系統仿真帶來(lái)前所未有的洞察力，讓業(yè)者掌握在EMC壓力下電路的行為及解決各種復雜EMC問(wèn)題的最佳辦法。使用這種方法可大幅縮短產(chǎn)品的上市時(shí)程。運用本文介紹的制程流程，如圖10所示，可以讓設計的EMC性能獲得超過(guò)99%幅度的改進(jìn)。


 
圖10 : 制程流程，讓EMC性能獲得超過(guò)99%幅度的改進(jìn)。

（本文作者Ricardo Zaplana、Richard Anslow為ADI工程師）