高精度SAR模數轉換器的抗混疊濾波考慮因素

作者 / Patrick Butler ADI公司

　　Patrick Butler, ADI公司南歐銷(xiāo)售集團的現場(chǎng)應用工程師，為法國全球市場(chǎng)和部分ADEF客戶(hù)提供支持。從1984年至今，他已在ADI公司工作30多年，主要負責DSP構建模塊IC以及高速轉換器的開(kāi)發(fā)。

1 簡(jiǎn)介

　　在物聯(lián)網(wǎng)和云計算成為生活一部分，在行業(yè)媒體大肆宣揚之際，通過(guò)采用最先進(jìn)的技術(shù)和優(yōu)化設計，老式電子元件并未停止前進(jìn)的步伐。其中一個(gè)例子是模數轉換器，該器件現在可以超過(guò)每秒一兆次采樣(MSPS)的速率實(shí)現32位分辨率，輕松通過(guò)傳統的計量基準測試。

　　這些高精度轉換器可以顯示高于16位的分辨率，規定可比靜態(tài)和動(dòng)態(tài)特性，并且在儀表儀器和大型通用采集系統(測試、設備認證)、專(zhuān)業(yè)系統(醫療應用和光譜學(xué)數字成像)等專(zhuān)用領(lǐng)域以外，它們已經(jīng)進(jìn)入許多過(guò)程控制應用、可編程控制器、大型電機控制以及電能輸配等領(lǐng)域。目前，幾種ADC架構在精度方面不相上下;根據不同需求，具體的選擇視模數轉換原理、逐次逼近寄存器(SAR)以及Σ-Δ而定，在數MSPS速率下，這些架構分別支持最高24位或以上的分辨率，為24位或更多，在幾百kSPS速率下支持32位分辨率。當面對這些分辨率和精度水平時(shí)，這些轉換器提供的有用動(dòng)態(tài)范圍很容易超過(guò)100 dBFS(滿(mǎn)量程)的神奇屏障，用戶(hù)面臨的真正挑戰體現在為要數字化的信號設計模擬調理電路，以及相關(guān)抗混疊濾波器的設計兩個(gè)方面。在過(guò)去的二十年中，采樣速率和濾波技術(shù)已經(jīng)有了很大的發(fā)展，現在我們可以結合運用模擬和數字濾波器，在性能和復雜性之間達到更好的平衡。

　　圖1所示為適用于數據采集系統的這類(lèi)分區的一個(gè)典型示例。在調節差分或非差分信號(放大、縮放、自適應和電平轉換等)之后，在數字化之前對后者進(jìn)行濾波以滿(mǎn)足奈奎斯特準則。根據ADC的過(guò)采樣速率，要使用額外的數字濾波來(lái)達到采集系統的規格要求。

　　由于對超寬輸入動(dòng)態(tài)范圍的需求增加，許多上述應用采用了最先進(jìn)的高分辨率ADC。隨著(zhù)動(dòng)態(tài)范圍的增加，系統性能預計會(huì )提高，模擬調節鏈會(huì )減小，擁堵、能耗，甚至是材料成本都會(huì )下降。

2 過(guò)采樣及其好處

　　在超快高分辨率模數編碼器出現之前，一般通過(guò)以下辦法解決動(dòng)態(tài)范圍問(wèn)題：使用快速可編程增益放大器、更快的比較器和/或并聯(lián)若干ADC，最后加上合適的數字處理模塊，以實(shí)現強信號的數字化，區分接近噪聲水平的小信號。在這些陳舊并且現已過(guò)時(shí)的架構中，這樣做會(huì )帶來(lái)復雜的電路，很難開(kāi)發(fā)，并且在線(xiàn)性度、帶寬和采樣頻率方面都受到限制。當今的替代方案是，借助更經(jīng)濟的現代ADC的高采樣速率，達到運用過(guò)采樣技術(shù)的目的。以高于奈奎斯特定理要求的最小值的 FSE 速率對信號進(jìn)行采樣，可以通過(guò)處理和增加編碼器的信噪比來(lái)執行增益運算，并因此增加有效位的數量。實(shí)際上，量化噪聲和熱噪聲被同化為白噪聲，該噪聲在整個(gè)奈奎斯特頻帶及以外均勻分布。過(guò)采樣之后，通過(guò)濾波和嚴格以最小所需采樣速率(或2 × BW)限制有用頻帶，頻帶每降低一個(gè)倍頻程，噪聲能量將降低3 dB，如圖2所示。換句話(huà)說(shuō)，過(guò)采樣因子為4時(shí)最為理想，在理論上使信噪比增加了6dB;即是說(shuō)，增加了一位，如等式1所示：

　　(1)

　　總之，過(guò)采樣有兩個(gè)優(yōu)點(diǎn)，一是可以提升信噪比，二是可以放寬對位于A(yíng)DC之前的抗混疊模擬濾波器的要求。

3 抗混疊濾波器：分區困境

　　理想情況下，與ADC相關(guān)的濾波器，特別是那些負責解決頻譜混疊問(wèn)題的濾波器，相比其精度，其幅度響應帶寬必須盡可能平坦，同時(shí)其帶外衰減還要能滿(mǎn)足其動(dòng)態(tài)范圍要求。過(guò)渡帶一般要盡可能陡。因此，這些抗混疊低通濾波器在特性上有特定的要求，必須能消除寄生鏡像、噪聲和其他雜散音。根據具體應用，還要特別注意相位響應，也要補償任何過(guò)大的相移。雖然有許多建議被認為屬于基礎建議，但是，如果要將這些建議與指定的24位或32位轉換器的要求結合起來(lái)，并且這些轉換器的積分非線(xiàn)性誤差僅為幾LSB，再加上其他類(lèi)似的靜態(tài)和動(dòng)態(tài)參數，有些建議實(shí)現起來(lái)會(huì )極其困難。

　　如前所述，過(guò)采樣在此非常重要，因為它不僅能提升信噪比，還能放寬對模擬抗混疊濾波器規格及其截止頻率的要求。如圖3所示，過(guò)采樣分布在-3 dB條件下截止頻率與阻滯起點(diǎn)之間的過(guò)渡帶。

　　最新的技術(shù)為近年來(lái)顯著(zhù)提升的高精度SAR ADC轉換速率提供了可能，目前在18位分辨率下，此等轉換速率在1 MSPS與15 MSPS之間。相比之下，具有同等分辨率的寬帶Σ-Δ ADC的速率幾乎要低一個(gè)數量級，存在突出的延遲問(wèn)題，并且其通帶紋波太高，無(wú)法用于數據采集系統、其他測量?jì)x器儀表等應用?；径?，總體計量精度決定著(zhù)后者的特性，這與靜態(tài)(dc)和動(dòng)態(tài)(ac)參數都有關(guān)系，因此這些系統中的轉換器和附帶的模擬調理電路在規格上必須達到頂級要求。

　　這些規格包括失調、增益和對應的漂移誤差、積分非線(xiàn)性(INL)和差分(DNL)誤差等常見(jiàn)特性，還包括信噪比(SNR)、諧波失真和雜散音(無(wú)雜散動(dòng)態(tài)范圍(SFDR))。SAR ADC在部分這些參數以及瞬態(tài)響應、模擬輸入過(guò)載和零延遲方面具有明顯的競爭優(yōu)勢(INL)，為單次模式下多路輸入系統的運行或采集的觸發(fā)提供了保障。

　　相反，除LTC2512和LTC2500-32以外，大多數SAR ADC不包括數字濾波器，因此其運行不受一些不可避免的數字低通濾波的阻礙或限制，否則，就會(huì )在計算精度、帶通紋波、衰減阻滯抑制、傳播時(shí)間和功耗之間進(jìn)行平衡。在大多數情況下，用戶(hù)無(wú)法控制這些Σ-Δ轉換器的內部濾波器系數值，不得不湊合了事。

4 LTC2378-20：市場(chǎng)上的首款20位SAR ADC

　　在對性能的角逐中，2014年，凌力爾特公司(現為ADI公司的一部分)向客戶(hù)推出了具有20位分辨率和真正線(xiàn)性度的第一款逐次逼近型ADC，將競爭對手打了個(gè)措手不及。LTC2378-20是一款出色的轉換器，在接近MSPS的所有其他競爭產(chǎn)品中仍然保持著(zhù)自己的優(yōu)勢。

　　LTC2378曾經(jīng)的對手，AD4020是ADI公司首款能以1.8 MSPS速率數字化10 V峰峰值差分信號的20位SAR ADC。它結合了低噪聲、低功耗以及LTC2378的所有特性：動(dòng)態(tài)壓縮、鉗位電路、電荷轉移補償，支持使用低功耗精密放大器(高阻抗模式)等。采用1.8 V電源供電，1.8 MSPS速率下，功耗僅為15 mW。350 ns的轉換時(shí)間創(chuàng )下紀錄，使其在延長(cháng)采集時(shí)間或讀取數據方面游刃有余。其采用10引腳MSOP或10引腳QFN封裝，與AD40xx家族的其他16位至18位成員相同。在–40℃至125℃溫度范圍內，其規格和運行完全有保證。

　　LTC2378-20和AD4020的采樣速率分別為1 MSPS和1.8 MSPS，為過(guò)采樣帶來(lái)了具有重要意義的可能性，特別是音頻頻段或更高頻段。為此，必須在外部FPGA或DSP中搭載定制型抽取濾波器。如前所述，可以繞過(guò)后者，以在必要時(shí)將其延遲降至最低?；谶@些初級采樣速率值，考慮到0 kHz至25 kHz頻段，相應的過(guò)采樣因子約為16或32，處理增益為12 dB至18 dB，同時(shí)還嚴格按照奈奎斯特定理，簡(jiǎn)化了常規操作條件下的抗混疊低通濾波器。

5 ADC至DSP鏈路：一切皆為串行

　　近年來(lái)，半導體行業(yè)及其設計師圈子明顯傾向于減小元件尺寸，使外殼引腳真正瘦身，并且還要調整需要與SPI總線(xiàn)、同步串口等連接的幾乎所有串行數字輸入或輸出。問(wèn)題是，這些轉換器卻沒(méi)有留下用于抽取樣本和控制ADC的各功能選項的串行接口。根據其規格，這些串行接口兼容SPI或DSP串口，但實(shí)際并非如此。它們最多隱藏了負責設置時(shí)鐘信號節奏的移位寄存器，用于從器件中提取數據，或者在配置期間注入數據。就如所有這些SAR ADC一樣，LTC2378-20和AD4020在頻率上要求串行時(shí)鐘(SCK)在額定采樣速率下，以20位為單位恢復數據。由于數據讀取階段嚴格限制在采集時(shí)間(約300 ns)范圍以?xún)?，因此在轉換期間，必須將外部訪(fǎng)問(wèn)時(shí)的數字活動(dòng)減至完全靜音;并且要以1 MSPS的采樣速率，在分配的時(shí)間內從采樣恢復所有位，時(shí)鐘頻率必須達到60 MHz以上。無(wú)論是產(chǎn)生這樣的時(shí)鐘頻率，還是要在接收器端實(shí)現的時(shí)間規格，對于負責從ADC收集數據的控制器上的接口來(lái)說(shuō)，這都是嚴格的限制。LTC2378-20要求最低SCK信號頻率達到64 MHz，這意味著(zhù)，它不能連接任何通用微控制器或搭載最高頻率略微超過(guò)50 MHz的同步串口(SPORT)的DSP，Blackfin處理器?家族的一些成員除外，如ADSP-BF533、ADSP-BF561，其速率可以達到90 Mbps。因此，有人擔心，需要使用搭載了低抖動(dòng)時(shí)鐘產(chǎn)生電路相關(guān)的大型CPLD或FPGA。串行輸出SAR ADC的大多數數字接口或多或少具有相同的時(shí)序和邏輯信號模式，如圖4所示。對于SDI配置輸入，除了級聯(lián)模式之外，還對它提出了低得多的頻率要求。ADC采樣周期的等效全周期時(shí)間為

　　(2)

　　故定義最大采樣頻率，其構成為：

　　(3)

　　其本身由輸出數據的讀取速率調理，其中，

　　(4)

　　幸運的是，AD4020的轉換時(shí)間超短，為325 ns，采樣速率為1 MSPS，采樣時(shí)間為675 ns，基于此，其串行數據讀取頻率低于33 MHz，與DSP同步串口(如SHARC? ADSP-21479)相當，功耗也非常低。

6 一款超低功耗的多通道系統

　　出于能耗、精度和操作模式選擇靈活性的原因，同時(shí)也是出于商業(yè)考慮，在這些應用中不能考慮基于FPGA的解決方案。要處理來(lái)自這些20位ADC的串行輸出并實(shí)現最優(yōu)抽取濾波器，只能使用DSP浮點(diǎn)處理器。

　　如今，有許多數據采集系統都能通過(guò)大量信道同時(shí)采樣。這就導致許多ADC并行運行，同時(shí)由同一個(gè)控制器控制，該控制器還要負責收集數據并將其存儲在存儲器中以供后續分析。

　　運用SHARC ADSP-21479或其快速版ADSP-21469和ADSP-21489(時(shí)鐘頻率為450 MHz)等高性能SAR ADC構建的系統不但現實(shí)可行，而且在性能、開(kāi)發(fā)時(shí)間、能耗和緊湊性等方面也是可圈可點(diǎn)。這些處理器具有支持8個(gè)模數數字化通道所需要的全部功能和外設，包括同步串行接口、不同時(shí)鐘信號的發(fā)生以及觸發(fā)轉換等。在所有SHARC處理器中，ADSP-21479是唯一一款采用低泄漏65納米CMOS工藝制造的32/40位浮點(diǎn)DSP，其優(yōu)勢是能大幅降低泄漏或靜態(tài)電流，并且其結溫幾乎呈指數級演進(jìn)。作為處理器及其外設頻率和活動(dòng)函數的動(dòng)態(tài)電流也低于以標準或快速CMOS工藝制造的處理器。不足之處則在于，相比常規版本，其最大CPU頻率下降了約30%~40%，但仍然足以滿(mǎn)足此類(lèi)應用的需求。

　　ADSP-21479搭載了多種外設，其中有一個(gè)特殊模塊被稱(chēng)為串行輸入端口(SIP)，該模塊能同時(shí)從同步運行的8個(gè)外部串口發(fā)射器接收信號流以及時(shí)鐘和同步信號。事實(shí)上，可以將與AD4020類(lèi)似的8個(gè)ADC直接接入該接口，從而接入處理器。如圖5所示，8個(gè)通道有自己的IDP_SCK時(shí)鐘、IDP_FS同步和IDP_DAT輸入信號，一旦解串行，它們的數據會(huì )自動(dòng)復用到32位、8字FIFO存儲器中，然后通過(guò)64位DMA數據包或CPU執行的讀取操作，傳輸到SHARC內部RAM。DMA傳輸操作中，SIP由運行于自動(dòng)乒乓模式下的雙索引DMA通道伺服。此外，ADSP-21479還搭載有四個(gè)精密時(shí)鐘發(fā)生器(用于低抖動(dòng)，縮寫(xiě)為PCG)，能夠從內部或外部源(TCXO)生成獨立的時(shí)鐘和同步信號對。通過(guò)編程20位內部分頻器可取得這些激勵的頻率、周期、脈沖寬度和相位。每個(gè)PCGx生成單元提供由一對AD4020轉換器共享的一對CLK/FS信號，但在轉換階段時(shí)鐘必須靜音，所以需要一個(gè)邏輯門(mén)，以便把IDP_FS信號和IDP_SCK信號結合起來(lái)形成SCK時(shí)鐘。圖5中的時(shí)序圖顯示，一旦轉換時(shí)間tconv已經(jīng)過(guò)去，必須盡可能快地以33.3 MHz的速率，從當前樣本中讀取20位數據，以在采樣頻率中維持1 MSPS的神奇屏障。大約600 ns后，數據被傳輸到其中一個(gè)SIP緩沖器中，此時(shí)可以使用IDP_FS或CNV信號啟動(dòng)新的轉換周期，使AD4020進(jìn)行新的轉換操作。使后者的最大轉換時(shí)間達到325 ns，這對應于CNV信號的脈沖寬度，即12個(gè)IDP_SCK時(shí)鐘周期或360 ns?？傊?，如圖5中的時(shí)序圖所示，一個(gè)完整的掃描周期需要32個(gè)IDP_SCK信號周期，總時(shí)間為960 ns，因此其最大采樣速率為1.040 MSPS。

　　同樣，ADC LTC2378-20可以與ADSP-21489相關(guān)聯(lián)，因為它能夠在高達50 MHz的外設時(shí)鐘頻率下工作，在這種情況下，采樣速率為900 kSPS。遺憾的是，靜態(tài)電源電流(Iddint)或后者的泄漏電流遠高于動(dòng)態(tài)電流，使得該配置的總功耗超過(guò)可用功率，達到不可接受的程度。

7 抽取濾波

　　假設將這些轉換器用于過(guò)采樣模式，如此，就有必要提供一個(gè)能滿(mǎn)足上述要求且針對目標頻帶定制的抽取濾波器，在所需計算能力和功耗方面盡量降低對DSP的影響。目前，用于改變采樣速率的程序已經(jīng)成為一種標準的數字信號處理操作，可以用內插器和數字抽取器實(shí)現。出于相位響應線(xiàn)性度考慮，低通抽取濾波器采用有限脈沖響應(FIR)拓撲結構，可以根據效率要求采用不同的拓撲結構：

　　● 抽取專(zhuān)用直接或優(yōu)化FIR濾波器

　　● 級聯(lián)多速率FIR濾波器(1/2頻段)

　　● 多相FIR濾波器

　　無(wú)論是FIR還是IIR類(lèi)型的多相濾波器都是抽取或插值濾波器最有效的實(shí)現方案之一。然而，傳統數字處理方案要求在抽取之前進(jìn)行濾波。在此假設下，1/M抽取濾波器由低通濾波器和緊隨其后的采樣頻率降級組成(圖6a)。預先對信號濾波，避免頻譜混疊，然后以M-1的速率定期消除樣本。然而，常規FIR或其他結構針對這些抽取濾波器的直接實(shí)現方案存在資源浪費問(wèn)題，因為被拒樣本是幾十甚至幾百次累乘(MAC)的結果。使用分解成若干濾波器組的多相濾波器或是針對抽取進(jìn)行優(yōu)化的濾波器，可以基于某些特點(diǎn)(如圖6b所示)形成高效的濾波器。

　　憑借FIR濾波專(zhuān)用SIMD架構和硬件加速器，以及針對數字信號處理而優(yōu)化的指令集，SHARC ADSP-21479特別適合實(shí)現這些類(lèi)型的濾波器。每個(gè)SHARC處理單元都有一個(gè)32/40位乘法器累加器，能夠在266 MHz的CPU頻率下，每秒實(shí)現533次定點(diǎn)或浮點(diǎn)MAC計算。然而，對于一些存在顯著(zhù)延遲(房間均衡或音效)的應用，需要增加計算能力，使內核從諸如FIR、IIR、FFT濾波等密集和持續乘法運算中解脫出來(lái)，用專(zhuān)門(mén)的硬件加速器去執行這些運算。如此，用戶(hù)就能完全自主決定，將CPU用于計算需要執行復雜搜集的復雜算法。FIR濾波專(zhuān)用加速器有專(zhuān)門(mén)的本地存儲器，用于存儲數據和系數，并具有以下特征：

　　● 支持IEEE-754定點(diǎn)或浮點(diǎn)32位算術(shù)格式

　　● 有四個(gè)并行運行的累乘單元

　　● 支持單速率和多速率處理模式(抽取或插值)

　　● 一次簡(jiǎn)單迭代可以處理最多32個(gè)FIR濾波器，總共多達1024個(gè)系數

　　ADSP-21479的加速器的時(shí)鐘速率與系統時(shí)鐘或PCLK外設的速率相同，為CPU CCLK時(shí)鐘頻率的一半;即133 MHz?；诖?，其總計算能力為533 MAC/秒。加速器不要求執行指令;其運算由特定寄存器的配置決定，并且完全依靠DMA傳輸在內部和/或外部存儲器之間移動(dòng)數據。

　　顯然，該加速器能以最優(yōu)方式執行多速率濾波器的實(shí)現方案(插值或抽取)。由于簡(jiǎn)單的抽取濾波器僅為M個(gè)輸入信號提供一個(gè)輸出結果，因此，輸出速率比輸入速率低1/M倍。這種優(yōu)化型FIR濾波器的實(shí)現方案沒(méi)有采用復雜的多相濾波器組，因為后者需要大量的存儲器指針，實(shí)現起來(lái)非常復雜;相反，該方案只是把M-1個(gè)樣本的輸出擱置起來(lái)，避免執行這些計算，并且只計算能產(chǎn)生有用樣本的數據。這就消除了浪費，結果，運算次數以M-1的比率減少——在本例中為15——從而大大地節省了CPU周期。然而，在這樣的抽取速率和如此短的計算窗口下，加速器不如有兩個(gè)計算單元的內核有效，并且在信號從一個(gè)過(guò)濾器傳到另一個(gè)過(guò)濾器的過(guò)程中，其DMA通道因被重新編程會(huì )造成不利影響。如果在SISD模式下用一個(gè)計算單元實(shí)現，則這類(lèi)濾波器在CCLK周期數方面的成本可表示為：

　　FIR_Decim_Cycles = N + 2× M + 19 (5)

　　N為濾波器的系數的個(gè)數，M為抽取速率。

　　對于這種抽取濾波器一次迭代的實(shí)現成本，FIR濾波器條件下約為150個(gè)周期(源到匯編器21k)，在0 kHz至24 kHz頻段，紋波規格為±0.00001 dB，在62 500 SPS采樣速率下，帶外衰減為-130 dB。這款濾波器有97個(gè)系數(以32位FP IEEE-754格式量化)，其響應如圖7所示，該圖是用MATLAB? Filter Designer制成的。對于接入的SIP或ADC的每個(gè)活動(dòng)通道，響應以該采樣頻率在DMA中斷實(shí)例中重復出現。

　　對于實(shí)時(shí)和DSP負載，濾波操作以62.5 kSPS的頻率重復，代表9 375 053個(gè)CCLK周期，而8個(gè)ADC轉換通道的重復頻率則略多于8倍，因為每個(gè)濾波器的存儲器指針值都存儲在SHARC數據地址生成器中，可以實(shí)現快速保存和恢復。這相當于在SISD模式下，一個(gè)SHARC DSP為每秒8000萬(wàn)個(gè)執行周期(或80 MIPS)，在SIMD模式下，由于兩個(gè)處理單元并行運行，則為該值的一半。在前述兩種模式下，這8個(gè)抽取器FIR濾波器在執行時(shí)，分別以30%和15%的速率以及266 MHz的時(shí)鐘頻率占用ADSP-21479。

8 功耗

　　雖然轉換器的功耗可以從其規格中輕松、準確地推算出來(lái)，但處理器的功耗則要困難得多，因為處理器功耗的計算公式涉及多個(gè)參數，并且實(shí)時(shí)條件和工作模式會(huì )對其造成極大的影響。這里雖然沒(méi)有詳細說(shuō)明，但讀者可以在相關(guān)技術(shù)筆記中，輕松找到與ADSP-214xx和ADSP-21479處理器各組件功耗估算相關(guān)的說(shuō)明，其中考慮了功能模塊的活動(dòng)、靜態(tài)電流結溫、電源電壓值、使用的輸入輸出引腳數、各種外部頻率和容性負載。依據圖5中的功能描述，針對DSP和ADC的若干組合，給出了與DSP在這類(lèi)抽取濾波應用中活動(dòng)情況相對應的功耗。對于這些搭載四個(gè)或八個(gè)ADC的相關(guān)DSP變體，需要根據功能容量、輸入/輸出的數量、處理器的計算能力以及ADC的整體性能確定其功耗。憑借超低的靜態(tài)電流，以ADSP-21479及其八個(gè)SAR ADC集群為核心構建的解決方案不但是功耗最低的解決方案，同時(shí)提供豐富的濾波算法選擇和其他數字功能，在整體性能方面也是出類(lèi)拔萃。

　　這個(gè)多通道數據采集系統(DAQ)的例子同時(shí)證明，實(shí)施數字信號處理任務(wù)不一定要使用FPGA，浮點(diǎn)DSP更適合高精度SAR ADC，尤其是在高度關(guān)注功耗的情況下。

　　參考文獻：

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　　[2]Fliege N J.Multirate Digital Signal Processing:Multirate Systems—Filter Banks—Wavelets(多速率數字信號處理：多速率系統——濾波器組——小波)，Wiley，1999

　　[3]Harris Frederic J.Multirate Signal Processing for Communications Systems(通信系統多速率信號處理)，Prentice Hall，2004

　　[4]Vaidyanathan P P.Multirate Systems and Filter Banks(多速率系統與濾波器組)，Prentice Hall, 1993

　　本文來(lái)源于《電子產(chǎn)品世界》2018年第12期第32頁(yè)，歡迎您寫(xiě)論文時(shí)引用，并注明出處。