用全定制芯片設計方法設計礦機芯片

作者 / 迎九 毛爍 《電子產(chǎn)品世界》編輯

摘要：在日前廈門(mén)海滄舉行的“2018集微半導體峰會(huì )”的“AI/5G論壇”上，礦機(區塊鏈服務(wù)器)及其芯片的黑馬——深圳比特微電子有限公司的董事長(cháng)、總經(jīng)理兼CTO楊作興博士登臺，介紹了新的全定制設計方法，并稱(chēng)采用該方法設計的16nm區塊鏈芯片BT1800，與競品相比，功耗和成本均降低了50%左右。該芯片用于9月19日發(fā)布的神馬M10礦機，算力指標是33T到35T。

　　比特微的全定制芯片非常高效，希望這種設計方法學(xué)可以推廣至其他芯片設計領(lǐng)域，例如AI領(lǐng)域。

1 新的“全定制設計方法”

　　全定制設計不是新方法，其誕生于20世紀八九十年代，后來(lái)被興起的EDA工具所掩蓋。

　　其實(shí)，仍然有些公司在用全定制設計方法學(xué)，例如高通、蘋(píng)果等公司的手機芯片也許還在采用這種方法，但很少對外界說(shuō)。

　　全定制有幾個(gè)特點(diǎn)。圖1上半部分是業(yè)內通常采用的芯片設計流程，方法是由高級語(yǔ)言寫(xiě)代碼，還有代工廠(chǎng)單元庫，綜合成門(mén)級網(wǎng)表，然后做自動(dòng)布局，然后再用工具生成時(shí)鐘，之后再布線(xiàn)，形成GDS。

　　全定制設計有三個(gè)不同地方，如圖1下半部分。

　　第一是不用代工廠(chǎng)的單元庫，用自己的單元庫。為什么用自己的單元庫?因為代工廠(chǎng)的單元庫是面向所有客戶(hù)的，要考慮所有應用的范圍，所以在一些局部特殊的場(chǎng)景下，可能在面積、功耗、速度方面不是最優(yōu)的。

　　第二邏輯綜合?，F在又重新回到手動(dòng)寫(xiě)門(mén)級網(wǎng)表的時(shí)代。

　　第三是看似最笨的一件事情，就是手動(dòng)布局。很多人會(huì )覺(jué)得這比較瘋狂，因為做PCB(印制電路板)的時(shí)候，有幾塊芯片、幾百個(gè)電阻電容，對它們可以進(jìn)行手動(dòng)布局;但是在芯片里，在幾千萬(wàn)個(gè)單元器件的情況下，有誰(shuí)會(huì )傻到用手動(dòng)去布?但是有些時(shí)候不可能的事情其實(shí)是有可能的，比特微進(jìn)行了手動(dòng)布局，用自己的庫手動(dòng)寫(xiě)門(mén)級網(wǎng)表，稱(chēng)之為“全定制設計”。當然還有比這更極端的，據說(shuō)高通公司能夠做自己的PDK MODEL，是除了代工廠(chǎng)之外能夠自己做PDK MODEL的公司!

2 全定制的優(yōu)勢

　　比特微做了三個(gè)實(shí)驗，可以說(shuō)明全定制好在哪里。

　　第一個(gè)實(shí)驗是2011年做的900MHz RFID TAG(射頻識別標簽)芯片，它有一個(gè)重要特征：是無(wú)源的，所有的能量來(lái)自電磁波，從空中吸收電磁波。此時(shí)還不是全定制設計，楊作興博士只做了一件事：把幾千門(mén)的邏輯手動(dòng)地寫(xiě)下來(lái)。結果功耗優(yōu)化了5倍，功耗×面積優(yōu)化比例達到了11倍。

　　第二次實(shí)驗是在2015年(當時(shí)做了一個(gè)28nm的BTC(比特幣)芯片。之前的APR方法做出來(lái)的功耗是513 W，友商全定制的方法達到了300 W，功耗×成本優(yōu)化比例達到了4.28倍。采用比特微的全定制方法設計后，與APR方法相比，同樣的功能、工藝下，功耗和成本減少了一半，功耗×成本優(yōu)化了11.88倍。

　　第三次實(shí)驗是在兩年后的2017年，在16nm上嘗試BTC的芯片應用。比特微又把功耗優(yōu)化到了65 W，功耗×成本優(yōu)化比例達到了5.54倍。

3 如何實(shí)現全定制設計?

　　這里有四個(gè)關(guān)鍵點(diǎn)：?jiǎn)卧獛?，手?dòng)布局，時(shí)鐘，手動(dòng)門(mén)級網(wǎng)表。

　　單元庫。比特微做的庫的功耗、面積、速度有很大優(yōu)勢。但是有些很特殊應用環(huán)境，如果處理不好會(huì )出問(wèn)題。比特微的庫從28nm到16nm，做了所有的庫。

　　手動(dòng)布局。一般APR方法是做到50%~70%，在比特微全定制里最好的記錄是能做到97%。因為在比特微的設計里，每個(gè)地方都是寸土尺金，不能讓版圖里有空檔。

　　時(shí)鐘。傳統設計方法是SKEW越小越好，但是在全定制里是反過(guò)來(lái)——所有的寄存器不能在同一個(gè)時(shí)鐘相位工作，需按照一定的規劃錯峰執行，這樣在功耗和速度方面會(huì )有很大的好處。

　　門(mén)級網(wǎng)表。需要前后端耦合在一起設計，其難度較大。因為傳統的芯片設計是邏輯設計和物理設計分開(kāi)做，各部門(mén)存在一定的隔閡。例如寫(xiě)代碼的人不知道最終單元器件是什么樣，不知道自己的作品最終是什么樣。后端工程師也不知道這個(gè)功能是怎么一回事。而全定制設計在寫(xiě)代碼的時(shí)候要知道你所寫(xiě)的器件的面積、功耗、速度是不是唯一的，如果不是唯一的，要問(wèn)一下有沒(méi)有更好的選擇。在設計一個(gè)器件的時(shí)候，需要考慮你需要跟誰(shuí)連，線(xiàn)有多長(cháng)，它的速度是多少，功耗是多少，會(huì )不會(huì )不平衡等問(wèn)題。

　　本文來(lái)源于《電子產(chǎn)品世界》2018年第11期第17頁(yè)，歡迎您寫(xiě)論文時(shí)引用，并注明出處。