高速異步FIFO的設計與實(shí)現

　　3 仿真驗證

　　基于以上的分析結合實(shí)際本文構造了一個(gè)8192x8的FIFO，用MODELSIM進(jìn)行仿真。對該異步FIFO編寫(xiě)測試向量進(jìn)行仿真，如圖2所示。

圖2仿真波形圖

　　圖2中，WClk為寫(xiě)時(shí)鐘，Writeen_in為寫(xiě)使能，Full_out為滿(mǎn)信號，Data_in為數據入，RClk為讀時(shí)鐘，ReadEn_in為讀時(shí)能，Empty_out為空信號，Data_out為數據出，Clear_in為系統清零信號。上面部分為寫(xiě)地址產(chǎn)生模塊部分的信號波形，從圖2中可以看出．在寫(xiě)時(shí)鐘的上升沿．在寫(xiě)時(shí)能為高有效期間擻據開(kāi)始輸入到RAM里面，而在讀時(shí)鐘的上升沿，在讀時(shí)能有效時(shí)，在本仿真時(shí)間的195ns處．開(kāi)始輸出數據。將程序下載到LATTICE公司的FPGA芯片中，經(jīng)過(guò)測試驗證，系統的時(shí)鐘頻率可達33MHz。

　　4 總結

　　本文主要研究了用FPGA芯片實(shí)現異步FIFO的一種方法。詳細闡述了空，滿(mǎn)標志信號的產(chǎn)生方法。按照以上思想所設計的異步FIFO已經(jīng)在實(shí)際電路中得到了應用。實(shí)踐證明他可以解決大多數異步FIFO電路常見(jiàn)的錯誤。同時(shí)增加了系統的可靠性和應用靈活性。

　　本文作者創(chuàng )新點(diǎn)：通過(guò)對FPGA芯片內部EBRSRAM的深入研究．提出了一種利用格雷碼對地址進(jìn)行編碼的異步FIFO設計方案。實(shí)踐證明．增加了系統可靠性和應用靈活性。