結合FPGA與結構化ASIC進(jìn)行設計

由于結構化ASIC具有單位成本低、功耗低、性能高和轉換快(fast turnaound)等特點(diǎn)，越來(lái)越多的先進(jìn)系統設計工程師正在考慮予以采用。在結構化ASIC中，像通用邏輯門(mén)、存儲器、鎖相環(huán)和I/O緩存這些功能性資源都嵌在芯片內部經(jīng)過(guò)預設計和預驗證的基層中。然后，該層和頂部少數金屬互聯(lián)層一起完成定制。比起從頭開(kāi)始創(chuàng )建ASIC來(lái)說(shuō)，這種方法可大幅縮短設計時(shí)間。

僅在芯片少數金屬層上配置電路，不僅可以降低開(kāi)發(fā)成本和縮短開(kāi)發(fā)時(shí)間，而且降低了設計錯誤發(fā)生的風(fēng)險。這是因為與ASIC需要設計許多掩膜層來(lái)構成芯片相比，結構化ASIC供應商只需要生成相對簡(jiǎn)單的金屬層。

然而，利用結構化ASIC進(jìn)行開(kāi)發(fā)也不是沒(méi)有風(fēng)險。邏輯設計錯誤仍然可能存在。避免硅片設計反工的一種方法是使用FPGA作原型，然后將設計從FPGA轉換成ASIC。

與標準單元ASIC相比，當結構化ASIC鏡像FPGA上的可用資源時(shí)，針對結構化ASIC的FPGA原型更加成功。右文是使用結構化ASIC設計方法學(xué)的一些建議。

建議

1. 針對一定范圍內的應用確立一種設計方法學(xué)。要確保你的設計團隊受過(guò)有關(guān)工具和FPGA、ASIC架構的良好培訓，以便能夠構建最佳設計。

2. 利用軟件開(kāi)發(fā)環(huán)境，以此降低產(chǎn)生功能性邏輯錯誤等設計問(wèn)題的風(fēng)險。使用邏輯驗證和仿真以及FPGA原型設計是行之有效的方法。

3. 利用那些能提供給你最佳性能和功能的FPGA特性進(jìn)行FPGA原型設計。同時(shí)，利用應用所需的知識產(chǎn)權創(chuàng )建原型。

4. 盡可能在系統內檢測你的設計，驗證它是否符合設計要求。同時(shí)，要確保在所有要經(jīng)歷的電壓和溫度范圍下利用FPGA原型對該系統進(jìn)行了全面檢測。

5. 使用FPGA或結構化ASIC進(jìn)行系統設計。這種方法能實(shí)現兩個(gè)目標。第一，你可以將FPGA投入生產(chǎn)并且將其轉變?yōu)锳SIC。這使得該系統能更快地進(jìn)入市場(chǎng)。第二，如果對于A(yíng)SIC有突然增加的需求而供應又不足時(shí)，就能夠生產(chǎn)一些使用FPGA的系統。

不建議

1. 使用FPGA只對邏輯和低級I/O(例如LVTTL或者LVCMOS)進(jìn)行原型設計。這會(huì )使得你的設計局限在低端門(mén)陣列，從而無(wú)法提供高性能。通常，FPGA中只有邏輯進(jìn)行原型設計，這將導致錯誤理解設計在系統中工作的好壞。許多設計還需要高速存儲接口。最好對其進(jìn)行原型設計，以確保接口按需求工作，特別是在電壓和溫度變化下能正常工作。

2. 只根據單位成本而選擇ASIC方法學(xué)。這種選擇可能會(huì )節省一些物料清單(BOM)成本，但考慮到整個(gè)工程計劃的實(shí)際開(kāi)發(fā)時(shí)間和成本等因素，系統將失去競爭力。從長(cháng)遠看，FPGA和結構化ASIC能降低開(kāi)發(fā)成本，縮短開(kāi)發(fā)周期。

3. 對于專(zhuān)用標準產(chǎn)品(ASSP)的設計只考慮采用標準單元ASIC技術(shù)?？紤]到年產(chǎn)量和產(chǎn)品最快面市的需求，有時(shí)候結構化ASIC或甚至FPGA才是最佳選擇。

4. 在了解清楚設計的市場(chǎng)需求之前就貿然選擇結構化ASIC。當你試圖強行把一個(gè)設計放入太小或性能受限的結構化ASIC中時(shí)，該系統在市場(chǎng)上將直接面臨生死考驗(DOA)。

5. 只考慮單芯片解決方案。有時(shí)，構建系統的最好方法是采用兩個(gè)器件而不是一個(gè)大規模ASIC。將設計分割開(kāi)來(lái)，可以縮短整體開(kāi)發(fā)時(shí)間、簡(jiǎn)化設計流程，還能降低設計反工的危險。