基于USB和EDA的硬件加密系統

硬件加密，就必須要考慮計算機接口的問(wèn)題。計算機的接口有許多種，如傳統的串口和并口。串口的出現是在1980年前后，數據傳輸率是115～230kb/s，一般用來(lái)連接鼠標和外置Modem;并口的數據傳輸率比串口快8倍，標準并口的數據傳輸率為IMb/s左右，一般用來(lái)連接打印機、掃描儀等。早期的軟件狗類(lèi)加密硬件基本上都是使用并口的，不但極易與打印機沖突，而且容易被破解。要想設計出更可靠更完善的加密硬件，必須采用新的計算機接口。而近年來(lái)發(fā)展快速的USB接口技術(shù)為硬件加密提供了一條很好的道路。

1 總體方案的提出

設計系統原則是在實(shí)用、可靠、經(jīng)濟的原則基礎上，保證系統不僅能滿(mǎn)足應用需要，而且要有靈活性、可擴展性和通用性。該系統有EDA技術(shù)、USB 總線(xiàn)協(xié)議、加密算法優(yōu)化組合而成，系統的構成如圖1所示。FPGA的作用之一是和PDIUSBD12進(jìn)行通信，實(shí)現USB協(xié)議，從PDIUSBD12中獲取數據并根據主機的要求發(fā)送數據。第二個(gè)作用就是加密算法的實(shí)現，完成傳送數據的加密。

2 USB協(xié)議的實(shí)現

2.1 PDIUSBD12簡(jiǎn)介

PDIUSBD12是Philips公司的一款較新型的專(zhuān)用USB通信控制芯片，符合USBI.1規范，是一款高性能USB接口器件，集成了SIE，FIFO存儲器，收發(fā)器以及電壓調整器?？膳c任何外部微控制器/微處理器實(shí)現高速并行接口(2 MB/5)，在批量模式和同步模式下均可實(shí)現IMB/5的數據傳輸速率以及完全自治的直接內存存取DMA操作。

2.2USB控制器的設計

從硬件實(shí)現的角度出發(fā)，將PDIUSBD12控制器劃分為分頻器模塊、沿控制器模塊、輸人/輸出切換模塊、設備收發(fā)器模塊和請求處理模塊。當系統的結構設計確定后，對于每個(gè)模塊的設計首先要使用硬件描述語(yǔ)言(VHDL)完成系統的描述，然后使用語(yǔ)言級系統仿真及調試工具進(jìn)行語(yǔ)言級功能仿真與調試。

系統用VHDL語(yǔ)言來(lái)描述。VHDL語(yǔ)言是一種結構化語(yǔ)言，他支持結構化設計。結構化設計就是將一個(gè)系統劃分為多個(gè)子模塊，而每個(gè)子模塊又可以繼續劃分為更多的模塊。首先根據系統的功能描述，將系統劃分為接口清晰、相互關(guān)系簡(jiǎn)單的子系統，從而得到系統級的描述。之后，依次對各個(gè)子系統(或功能模塊)進(jìn)行結構設計和描述。逐級細化，最后完成設計。這實(shí)際上給出了模塊劃分的方法。在對系統進(jìn)行劃分時(shí)，并不是一次就把系統的所有模塊劃分得非常細致，而是按照層次化的思想自頂向下逐步細化。圖2描述了本處理器的硬件模塊結構框圖，各模塊的功能定義如下:

(1)分頻器模塊

由于PDUSBD12在讀寫(xiě)時(shí)序上有時(shí)間限制，例如每次些操作之間的間隔不能小于50 ns，而FPGA的系統時(shí)鐘頻率一般都比較高，所以不能直接使用系統時(shí)鐘控制PDIUSB12，必須進(jìn)行分頻。分頻器模塊的功能也就是按照要求有系統時(shí)鐘生成所需頻率的時(shí)鐘信號。

(2)沿控制器模塊

PDIUSBD12的讀寫(xiě)操作都各自有一個(gè)讀寫(xiě)控制信號WR-N和RD-N，每次讀寫(xiě)操作都在對應的控制信號的下降沿觸發(fā)，沿控制模塊的功能就是可控的產(chǎn)生一個(gè)下降沿信號，用于控制讀寫(xiě)操作。

(3)輸入/輸出切換模塊

輸入/輸出切換模塊在整個(gè)系統中非常重要，因為FPGA芯片和PDIUSBD12芯片之間的數據總線(xiàn)是雙向的總線(xiàn)，所以當讀寫(xiě)操作之一在進(jìn)行的時(shí)候另一個(gè)操作的信號源必須關(guān)閉，否則就會(huì )造成雙驅動(dòng)，這不但不能得到正確的數據還會(huì )損害芯片。輸人/輸出切換模塊的功能就是根據當前的讀寫(xiě)狀況控制信號源，保證在一個(gè)時(shí)刻只有一個(gè)信號源驅動(dòng)總線(xiàn)。

(4)設備收發(fā)器模塊

這個(gè)模塊是整個(gè)固件的核心模塊，他完成的工作包括配置PDIUSBD12芯片、處理PDIUSBD12產(chǎn)生的中斷、完成從緩存讀取數據，并且根據需要將數據通過(guò)PDIUSBD12發(fā)送。設備收發(fā)器模塊完成對每個(gè)主機請求的解析工作，此外，還要將解析完成的請求數據傳遞給請求處理模塊。

(5)請求處理模塊

請求處理模塊的作用是接收設備收發(fā)器模塊解析完成的主機請求，并且決定如何處理此請求。

3 加密算法的實(shí)現

3.1 硬件加密的優(yōu)點(diǎn)

隨著(zhù)信息產(chǎn)業(yè)的發(fā)展，集成電路產(chǎn)業(yè)提供了越來(lái)越強大的芯片，現在所有的加密產(chǎn)品都是特定的硬件加密形式。這些加/解密芯片被嵌人到通信線(xiàn)路中，然后對所有通過(guò)的數據進(jìn)行加密。雖然軟件加密在今天變得很流行，但是硬件仍然是商業(yè)和軍事應用的主要選擇。

(1)速度

加密算法通常含有很多對明文位的復雜運算，沒(méi)有哪類(lèi)這樣的操作能在一般的計算機上進(jìn)行。兩種最常用的加密算法，DES和RSA在普通用途的微處理器上運行沒(méi)有效率可言。另外，加密常是高強度的計算任務(wù)。計算機微處理器對此效率不高，將加密移到芯片上，可以分擔計算機微處理器的工作，使整個(gè)系統速度加快。

(2) 安全性

對運行在沒(méi)有物理保護的一般的計算機上的每個(gè)加密算法，很可能被別有用心的人用各種跟蹤工具密碼修改算法而使任何人都不知道。硬件加密設備可以安全的封裝起來(lái)，以避免此類(lèi)事情的發(fā)生，防篡改盒能防止別人修改硬件加密設備。特殊目的的VLSI芯片可以覆蓋一層化學(xué)物質(zhì)，使得任何企圖對他們內部進(jìn)行訪(fǎng)問(wèn)都將導致芯片邏輯的破壞。

(3)易于安裝

大多數加密應用與普通計算機無(wú)關(guān)，將專(zhuān)用加密硬件放在電話(huà)、傳真機和調制解調器中比放在微處理器或者軟件中要便宜的多。即使當加密數據來(lái)自計算機時(shí)，安裝一個(gè)專(zhuān)用加密設備也比修改計算機系統軟件更容易.加密應該是不可見(jiàn)的，他不應該妨礙用戶(hù).對于軟件要做到這點(diǎn)的惟一辦法是將加密程序寫(xiě)在操作系統軟件的底層，這很不容易。

3.2DES加密算法的實(shí)現

DES(DataEncryptionstandard)加密算法在成為加密標準到今天，經(jīng)歷了長(cháng)期的考驗.實(shí)踐證明DES算法的安全性是能夠滿(mǎn)足大部分的安全要求的。采用軟件方式實(shí)現的DES算法會(huì )在很大程度上占用系統資源，造成系統性能的嚴重下降，而DES算法本身并沒(méi)有大量的復雜數學(xué)計算，在加/解密過(guò)程和密鑰生成過(guò)程中僅有邏輯運算和查表運算，因而，無(wú)論是從系統性能還是加/解密速度的角度來(lái)看，采用硬件實(shí)現都是一個(gè)理想的方案。

DES算法設計中的關(guān)鍵部分在于5盒的設計、每一輪密鑰的產(chǎn)生和整個(gè)16輪加密過(guò)程中流水線(xiàn)設計。

根據實(shí)際需求，將加密算法模塊進(jìn)行獨立設計，如圖3所示為封裝后I/0接口示意圖。

作為輸人接口包括3大部分，系統輸入、數據輸人和系統控制。系統輸入主要是時(shí)鐘信號輸入ClK和出現異常情況時(shí)的系統自動(dòng)重起信號RST。時(shí)鐘信號輸入可以采用加密板卡的系統時(shí)鐘，也可以獨立使用自己的時(shí)鐘。

這里為了便于擴展和升級，采用跳線(xiàn)方式來(lái)選擇時(shí)鐘信號，支持兩種時(shí)鐘頻率選擇。

數據輸人部分包括64位的加密數據的輸人data_in[63:o]，64位密鑰的輸入key1[65:o]，key2[63:0]，key3[63:0]和初始化向量rant val[63:0].因為USB總線(xiàn)接口是串行總線(xiàn)，因此從主設備上發(fā)送過(guò)來(lái)的加密數據在進(jìn)入該加密芯片之前必須用鎖存器保存，而同樣，作為密鑰數據也需要鎖存器保存以確保輸人數據的完整性。輸出接口主要包括64位的加密數據輸出dat_out[63:0]、輸出準備信號ready-out、系統繁忙信號，busy和差錯反饋信號par-err。系統完成數據的加密后，會(huì )及時(shí)通知將ready_out信號由低電平升至高電平，同時(shí)busy信號變?yōu)榈碗娖接行?，這樣在后置模塊會(huì )根據ready_out和busy信號來(lái)判斷是否應該讀取輸出數據。

(1)s盒的實(shí)現

s盒是DES算法的一個(gè)關(guān)鍵，因為在每一輪計算中有8個(gè)s盒，而總共16輪加密，則共需要128個(gè)s盒，因此s盒的實(shí)現效率尤為重要。s盒是一個(gè)復雜的非線(xiàn)性函數，硬件實(shí)現時(shí)，s盒的實(shí)現具有一定難度，其設計實(shí)現的好壞是影響算法整體加解密速度的主要因素。在設計中，從資源的角度出發(fā)，應盡可能減少FPGA器件中邏輯單元(LE)、嵌人式陣列塊(EAB)的耗用，但這可能是以降低系統速度為代價(jià)。從速度的角度出發(fā)，應最大限度提高系統處理速度，但這樣往往需要較多資源。因此，在大多數情況下這兩種選擇是矛盾的，需要根據實(shí)際環(huán)境做出權衡。

因此本文遵循的原則是在保證速度的情況下盡量節約資源。本設計采用VHDL語(yǔ)言中的case語(yǔ)句來(lái)直接實(shí)現s盒的非線(xiàn)性變換。

(2) 密鑰產(chǎn)生單元的實(shí)現

密鑰產(chǎn)生單元由選擇控制電路PC 一1、循環(huán)移位寄存器及壓縮置換電路PC 一2構成。該部分的輸人是64 b初始密鑰;輸出為每次迭代運算用的子密鑰。對于總共16輪循環(huán)運算，每一輪密鑰的使用采用的方式如圖4所示，在初始密鑰輸人的第一個(gè)周期產(chǎn)生所有16輪加密需要的不同密鑰同時(shí)并行輸出，然后根據相應的周期順序，每一輪的密鑰輸出采用寄存器向后順延一個(gè)時(shí)鐘周期作為該輪算法的密鑰輸人。

此種方式的好處是每一輪的密鑰都會(huì )在每一輪的運算之前準備，便于采用流水線(xiàn)實(shí)現加密過(guò)程。本文的設計是將全部16輪密鑰一次性通過(guò)多路選擇器產(chǎn)生出來(lái)，類(lèi)似于生成了一個(gè)“密鑰池”，然后不同的輪數依次利用寄存器來(lái)保存并跟流水線(xiàn)同步。這里在產(chǎn)生密鑰時(shí)因為解密和加密的順序相反，因此解密時(shí)是右移產(chǎn)生。

(3) 流水線(xiàn)的實(shí)現

流水線(xiàn)是提高數字電路在單位時(shí)間內處理數據量的常用方法，他的概念是把在一個(gè)時(shí)鐘周期內執行的邏輯操作分成幾步較小的操作，并在多個(gè)較高速的時(shí)鐘內完成，如圖5所示。

在這種結構中，與K輪加密對應的組合邏輯被均分為K個(gè)部分，并在各個(gè)部分之間添加一個(gè)額外的寄存器，其余部件與基本結構相同。這些分割得到的組合邏輯電路部分稱(chēng)為流水線(xiàn)站，每個(gè)流水線(xiàn)站執行不同的處理步驟。用這種方法，電路可以同時(shí)處理多個(gè)數據塊，提高系統在單位時(shí)間內處理的的數據量，也就是速度。

在每一個(gè)時(shí)鐘周期，被部分處理過(guò)的數據塊移人下一個(gè)流水線(xiàn)站，后續塊則緊跟其上，占據他原來(lái)的位置，也就是說(shuō)，一個(gè)流水線(xiàn)電路可以同時(shí)加密與他所含有的流水線(xiàn)站數量相等的數據塊。以這種將循環(huán)展開(kāi)為流水線(xiàn)的處理方式，展開(kāi)后的流水線(xiàn)處理周期在理想情況下接近于基本結構處理周期時(shí)間的1/K。

本文實(shí)現的DES算法數據流通路簡(jiǎn)單，大部分都是針對位的線(xiàn)性變換;算法的核心部分是16輪的完全相同的線(xiàn)性變換迭代，因此可以循環(huán)展開(kāi)為16級深度的流水線(xiàn);在非反饋模式應用時(shí)，前后數據塊之間沒(méi)有相關(guān)性，因而不會(huì )產(chǎn)生沖突;每一輪運算中需要的子密鑰可以提前生成，隨數據流在流水線(xiàn)的前進(jìn)中提供給各級流水線(xiàn)。

4 結語(yǔ)

采用USB 總線(xiàn)技術(shù)與EDA技術(shù)相結合的設計思路，使系統設計更靈活，系統升級更容易。實(shí)現了軟件平臺的通用化、軟件協(xié)議的標準化、硬件結構的統一化，從而保證了系統的可移植性和可擴展性，為硬件加密系統的設計提供了一種新思路。加密系統實(shí)際運行情況表明，系統設計思路正確，系統實(shí)時(shí)性、加密性能都能達到設計要求。