基于Virtex系列FPGA的可編程嵌入式信號處理背板的開(kāi)發(fā)設計

3 基于Virtex系列FPGA的可編程嵌入式信號處理背板的調試

在信號處理背板制作完成之后，我們對背板進(jìn)行了調試，并開(kāi)發(fā)了一些背板專(zhuān)用配置程序。

在調試過(guò)程中我們使用了WhiteMount公司的CodeComposerDSP開(kāi)發(fā)調試軟件和Xilinx公司的Foundation2.1IFPGACPLD開(kāi)發(fā)調試軟件。為全面驗證我們預期的設計效果，調試按以下過(guò)程進(jìn)行：

(1)利用Foundation2.1I通過(guò)X_Checker接口向FPGA下載測試配置，FPGA響應結果正確。

(2)利用CodeComposer通過(guò)JTAG電纜對DSP內部RAM和外部SRAM進(jìn)行測試，測試表明硬件設計正確。

(3)利用Foundation2.1I通過(guò)標準JTAG電纜對XC9536下載測試配置，CPLD響應結果正確。

(4)利用Foundation2.1I通過(guò)標準JTAG電纜對XC9536下載自行設計的FPGA專(zhuān)用配置，利用CodeComposer通過(guò)JTAG電纜對DSP加載專(zhuān)用配置程序，使得DSP完成對Flash燒錄FPGA配置數據和DSP的Bootloader數據。

(5)脫離開(kāi)發(fā)系統，背板上電通過(guò)Flash內的配置數據自行FPGA配置和DSP的Bootloader運行結果正確。

4 應用設計實(shí)例

為進(jìn)一步驗證背板的通用性，我們根據實(shí)際課題需求，在背板上開(kāi)發(fā)了兩個(gè)應用設計實(shí)例。一個(gè)是320MHz32bit高速計數器。我們在以前開(kāi)發(fā)的200MHz高速計數器的基礎上，基于多路均勻相差時(shí)鐘信號在TOA時(shí)刻進(jìn)行邏輯譯碼獲得高速計數效果的原理，通過(guò)外部40MHz輸入時(shí)鐘，利用VirtexFPGA內部DDL電路產(chǎn)生4路相差90°的80MHz信號，形成320MHz32bit高速計數器，使得時(shí)間測量精度達到3ns左右。該設計可用于高精度TOA、PW、RF等參數的測量。

另一個(gè)是基于內容可尋址存儲器(CAM)的關(guān)聯(lián)比較器。我們在充分分析Xlinx提供的CAM_Core設計的基礎上，自行設計了一種基于CAM的可編程關(guān)聯(lián)比較器。該比較器采用中值比較法，可通過(guò)控制線(xiàn)控制比較范圍，并設計了一種專(zhuān)門(mén)對付捷變參數的多值比較邏輯。我們利用XCV200PQ240實(shí)現了上述設計，通過(guò)測試母板上的UART從控制臺微機上接收模擬輻射源數據。測試結果表明，在輻射源參數空間重疊不太嚴重的情況下，該設計可同時(shí)處理80個(gè)以上的裝定輻射源參數(128bitPDW可包含捷變參數)，且能達到較好的分選效果，可見(jiàn)它在偵察信號處理領(lǐng)域的應用前景是非常廣闊的。