工程師設計經(jīng)驗分享：畫(huà)FPGA開(kāi)發(fā)板所犯的那些錯誤

　　畫(huà)FPGA開(kāi)發(fā)板所犯的那些錯誤，小編這里先截下我最初畫(huà)這個(gè)開(kāi)發(fā)板的一張“慘不忍睹”的PCB讓大家看看。

　　Top Layer如圖：

　　Bottom Layer如圖：

　　第一遍畫(huà)的時(shí)候，想“速戰速決”把它畫(huà)完，草草了事，但是等全部布線(xiàn)完以后卻發(fā)現這里面的錯誤實(shí)在是太多了，我覺(jué)得最核心的錯誤就是一開(kāi)始就沒(méi)有注意整個(gè)系統各個(gè)元器件的布局，從而導致了“災難”的發(fā)生，后來(lái)的布線(xiàn)也就非常困難。大家很容易可以在上圖中看出布線(xiàn)的長(cháng)度大部分都很長(cháng)，其實(shí)這也是非常嚴重的錯誤，尤其對于高速信號線(xiàn)來(lái)說(shuō)。輸入、輸出端用的導線(xiàn)應該盡量短，且盡量不要長(cháng)距離的平行，當然，差分線(xiàn)除外。我們知道，其實(shí)每個(gè)元器件都會(huì )有引腳電感，從芯片的引腳導線(xiàn)到電阻、電容和電感線(xiàn)圈的引線(xiàn)，每條線(xiàn)和走線(xiàn)都有寄生電容和電感，它們直接影響著(zhù)導線(xiàn)的阻抗并且對高頻率敏感。

　　一般來(lái)說(shuō)，在低頻段時(shí)導線(xiàn)主要呈現電阻特性，而根據RF電路理論可知，在高頻段時(shí)，導線(xiàn)會(huì )呈現電感特性，我畫(huà)的這個(gè)板子是25MHz的，所以可以對這個(gè)因素含糊一點(diǎn)了，但是，為了防止帶來(lái)不必要的麻煩，在走高頻信號線(xiàn)時(shí)還是小于150MHz波長(cháng)的1/20為好，以免在板子上形成意外的干擾源，因為當信號頻率達到150MHz以上時(shí)，PCB走線(xiàn)就相當于“變成”了一個(gè)有效的天線(xiàn)了!

　　我們還得注意一下差分信號的走線(xiàn)，很重要的一點(diǎn)就是差分信號線(xiàn)在板子上的走線(xiàn)必須一樣長(cháng)，而且對于信號速率在一百MHz以上的，還得選用帶阻抗控制的高速連接器，我畫(huà)這塊板子的時(shí)候不需要考慮這點(diǎn)，但我還是提防了一下，順便在這里提一下，嘿嘿，要是以后遇到這么高的頻率時(shí)，就得好好斟酌了，否則會(huì )引發(fā)EMI問(wèn)題喔。

　　不知道大家有沒(méi)有發(fā)現，在上面我畫(huà)的PCB中其實(shí)蘊含著(zhù)一個(gè)很好的優(yōu)點(diǎn)，那就是整個(gè)板子的過(guò)孔很少!大家應該都知道，在布線(xiàn)時(shí)，我們應該盡量少用或者不用過(guò)孔，因為這個(gè)會(huì )帶來(lái)更多的集總線(xiàn)模型電感，這就可能會(huì )使信號質(zhì)量降低，更有甚者會(huì )引發(fā)EMI問(wèn)題，那可就比較麻煩了。

　　之后我又重新好好地畫(huà)了幾次，再截個(gè)圖看看，

　　Top Layer如圖：

　　Bottom Layer如圖：

　　感覺(jué)比第一遍畫(huà)的圖還是有改進(jìn)的，但肯定還可以畫(huà)得更好，只是覺(jué)得目前的話(huà)，就這個(gè)水平了，以后再慢慢練!