使用Theano，Python，PYNQ和Zynq開(kāi)發(fā)定點(diǎn)Deep Recurrent神經(jīng)網(wǎng)絡(luò )

　　可編程邏輯(PLD)是由一種通用的集成電路產(chǎn)生的，邏輯功能按照用戶(hù)對器件編程來(lái)確定，用戶(hù)可以自行編程把數字系統集成在PLD中。經(jīng)過(guò)多年的發(fā)展，可編程邏輯器件由70年代的可編程邏輯陣列器件 (PLD) 發(fā)展到目前的擁有數千萬(wàn)門(mén)的現場(chǎng)可編程陣列邏輯 (FPGA)，隨著(zhù)人工智能研究的火熱發(fā)展，FPGA的并行性已經(jīng)在一些實(shí)時(shí)性很高的神經(jīng)網(wǎng)絡(luò )計算任務(wù)中得到應用。由于在FPGA上實(shí)現浮點(diǎn)數會(huì )耗費很多硬件資源，而定點(diǎn)數雖然精度有限，但是對于不同應用通過(guò)選擇合適的字長(cháng)精度仍可以保證收斂，且速度要比浮點(diǎn)數表示更快而且資源耗費更少，已經(jīng)使其成為嵌入式AI和機器學(xué)習應用程序的理想選擇。

　　最新的證明點(diǎn)是英國伯明翰大學(xué)電子電氣和系統工程系的Yufeng Hao和Steven Quigley最近發(fā)表的論文。論文標題為“在Xilinx FPGA上實(shí)現深度遞歸神經(jīng)網(wǎng)絡(luò )語(yǔ)言模型“，介紹了使用Python編程語(yǔ)言成功實(shí)現和訓練基于固定點(diǎn)深度遞歸神經(jīng)網(wǎng)絡(luò )(DRNN); Theano數學(xué)庫和多維數組的框架; 開(kāi)源的基于Python的PYNQ開(kāi)發(fā)環(huán)境; Digilent PYNQ-Z1開(kāi)發(fā)板以及PYNQ-Z1板上的賽靈思Zynq Z-7020的片上系統SoC。Zynq-7000系列裝載了雙核ARM Cortex-A9處理器和28nm的Artix-7或Kintex-7可編程邏輯。在單片上集成了CPU,DSP以及ASSP，具備了關(guān)鍵分析和硬件加速能力以及混合信號功能，出色的性?xún)r(jià)比和最大的設計靈活性也是特點(diǎn)之一。使用Python DRNN硬件加速覆蓋(一種賽靈思公司提出的硬件庫，使用Python API在硬件邏輯和軟件中建立連接并交換數據)，兩個(gè)合作者使用此設計為NLP(自然語(yǔ)言處理)應用程序實(shí)現了20GOPS(10億次每秒)的處理吞吐量，優(yōu)于早期基于FPGA的實(shí)現2.75倍到70.5倍。

　　論文的大部分討論了NLP和LM(語(yǔ)言模型)，“它涉及機器翻譯，語(yǔ)音搜索，語(yǔ)音標記和語(yǔ)音識別”。本文隨后討論了使用Vivado HLS開(kāi)發(fā)工具和Verilog語(yǔ)言實(shí)現DRNN LM硬件加速器，可以為PYNQ開(kāi)發(fā)環(huán)境合成一個(gè)定制的硬件覆蓋。由此產(chǎn)生的加速器包含五個(gè)過(guò)程元素(PE)，能夠在此應用程序中提供20GOPS的數據吞吐量。以下是設計的框圖：

　　DRNN加速器框圖

　　Vivado設計套件為下一代超高效率的C/C++和基于IP的設計提供了新的方法。融入了新的超快高效率設計方法集，用戶(hù)可以實(shí)現10-15倍的效率的提升。Vivado HLS支持ISE和Vivado設計環(huán)境，可以通過(guò)集成C,C++和SystemC標準到賽靈思的可編程器件中而無(wú)需創(chuàng )建RTL模型，加快IP的創(chuàng )建。

　　這篇論文中包括了大量深入的技術(shù)細節，但是這一句話(huà)總結了這篇博客文章的理由：“更重要的是，我們展示了軟件和硬件聯(lián)合設計和仿真過(guò)程在神經(jīng)網(wǎng)絡(luò )領(lǐng)域的應用“?？紤]到PYNQ-Z1開(kāi)發(fā)板的售價(jià)為229美元，這種說(shuō)法是完全正確的。