基于FPGA的超寬帶數字下變頻設計

　　1.引言

　　隨著(zhù)雷達應用需求的提高和數字信號處理技術(shù)的迅速發(fā)展，對雷達接收系統的設計也越來(lái)越希望符合軟件無(wú)線(xiàn)電的設計思想，即將ADC盡可能靠近天線(xiàn)，將接收到的模擬信號盡早數字化。

　　數字化的中頻信號通?；?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/FPGA">FPGA實(shí)現數字下變頻獲得基帶I/Q信號，但隨著(zhù)信號載頻和帶寬的不斷提高，也需要更加高速的ADC完成信號采樣，于是對數字下變頻的處理要求也越來(lái)越高。在超寬帶雷達接收系統中，高速的數據率使得基于FPGA的寬帶數字下變頻算法已不再適合采用傳統的串行結構實(shí)現，本文介紹了一種基于并行多相濾波結構的超寬帶數字下變頻設計方法，其并行的流水處理方式使得高速數據無(wú)需緩存，處理帶寬也相應大大提高。

　　2.設計原理

　　根據帶通采樣定理，在數字中頻接收系統中采樣率s f 與信號中頻c f 。滿(mǎn)足（其中M為正整數）時(shí)，數字混頻算法最為簡(jiǎn)單，尤其是在采樣率較高的超寬帶數字接收系統中，滿(mǎn)足此條件可以簡(jiǎn)化設計、便于工程實(shí)現。

　　在本文的超寬帶數字接收系統中，采樣率和接收帶寬都較大，低通濾波器設計采用多相結構。設低通濾波器的沖激響應為h（n），其Z變換為：

　　這樣即完成濾波器系數的多相分解，在工程實(shí)現時(shí)在工程實(shí)現時(shí)，可以根據需要采用先抽取再濾波的方式降低對硬件處理速度的要求，并提高實(shí)時(shí)處理能力。

　　數字下變頻仿真和設計主要基于FPGA系統級設計工具System Generator（SysGen）完成，它能夠實(shí)現從算法模型向FPGA硬件的直接遷移。工程實(shí)現主要包含數字混頻、并行多相濾波和數據抽取三部分，其中數字混頻過(guò)程同時(shí)實(shí)現了2倍抽取，并行多相濾波后得到大帶寬信號的基帶I/Q數據，再對此基帶信號進(jìn)行2倍或多倍抽取即可實(shí)現對較小帶寬的抽取。以并行八相濾波分解結構為例，數字下變頻算法結構如圖1所示。

　　3.算法實(shí)現

　　本文的超寬帶數字接收系統中，要求信號中頻為400MHz，采樣率為1600MHz，輸入信號帶寬包含600MHz和350MHz兩種。根據后續處理系統需求，數字下變頻后對基帶信號分別進(jìn)行2倍和4倍抽取，抽取后的數據率分別為800MHz和400MHz.

　　高速ADC選擇TI公司的ADC083000，其采樣率和全功率帶寬均達到3GHz;FPGA選擇Xilinx公司Virtex-6系列的XC6VSX315T，其具有較多的DSP48E資源，非常適合用于數字下變頻算法中占用資源較多的數字濾波器設計。

　　3.1 高速數字信號預處理

　　ADC采樣后的高速數字中頻信號是通過(guò)4路速率為400MHz的并行總線(xiàn)輸入至FPGA的，如此高速的信號顯然不易在FPGA中直接進(jìn)行數字下變頻處理。為了適應FPGA進(jìn)行數字下變頻時(shí)的處理速度，保證其在常溫和高低溫下均穩定工作，首先需要對高速數字信號進(jìn)行降速預處理。Virtex-6系列FPGA擁有專(zhuān)用的雙倍數據速率寄存器IDDR可以實(shí)現數據率降低一倍，其下降沿數據由輸入時(shí)鐘的反轉進(jìn)行控制，算法實(shí)現如圖2所示。

　　經(jīng)降速處理后，輸入至FPGA的4路并行、速率為400MHz的高速信號就變成8路并行、速率為200MHz的較低速信號，這樣的數據率非常適合FPGA處理。

　　3.2 數字混頻

　　由于信號中頻400MHz與采樣率1600MHz符合fc/fs=1/4的對應關(guān)系，數字本振就只有1、-1和0這樣的簡(jiǎn)單序列，于是數字混頻過(guò)程也就變成了加減運算。假設降速預處理后的8路并行信號為（x1，x2，x3，x4，x5，x6，x7，x8），則混頻后I路并行信號為（x1，0，-x3，0，x5，0，-x7，0），Q路并行信號為（0，x2，0，-x4，0，x6，0，-x8，）。

　　本文中輸入信號最大帶寬為600MHz，因此數字下變頻后抽取倍數最小應為2，而數字混頻后I/Q各產(chǎn)生了4路并行為0的數據，這樣混頻過(guò)程中恰好可以實(shí)現2倍抽取，于是抽取后I路的4個(gè)并行支路信號為（x1，-x3，x5，-x7），Q路的4個(gè)并行支路信號為（x2，-x4，x6，-x8）。實(shí)際工程實(shí)現時(shí)，數字混頻過(guò)程只需將輸入的8路并行AD信號分成兩組即可，加減運算與后面的并行多相濾波一起處理。

　　3.3 并行多相濾波

　　輸入信號包含600MHz和350MHz兩種帶寬，為滿(mǎn)足濾波器系數多相分解及重加載的需要，FIR低通濾波器統一設計為63階、64個(gè)系數，頻響特性如圖3所示。

　　并行多相濾波算法最重要的環(huán)節就是系數分解，系數分解先進(jìn)行二相分解，再各自進(jìn)行四相分解，并獲得8個(gè)支路I/Q信號的系數。

　　數字混頻及2倍抽取后，I路信號僅保留了奇數支路，Q路信號則僅保留了偶數支路，并且濾波算法實(shí)際上是乘累加的線(xiàn)性卷積過(guò)程，這樣I路低通濾波就僅使用FIR濾波器系數的偶數部分，同時(shí)Q路低通濾波就僅使用FIR濾波器系數的奇數部分，因此可以將濾波器系數首先進(jìn)行二相分解。為滿(mǎn)足系數重加載設計需求，并行多相分解后每個(gè)支路的系數長(cháng)度應該一致，這樣FIR低通濾波器系數的個(gè)數應為偶數N.假設濾波器系數為1 2 3 （ ， ， ，…， ） N h h h h ，二相分解后I路和Q路系數分別為2 4 （ ， ，…， ） N h h h 和1 3 1 （ ， ，…， ） N h h h 。

　　由于數字混頻后I和Q分別含4個(gè)支路，為實(shí)現濾波算法的并行處理，需要對各自的濾波器系數進(jìn)一步做四相分解，以得到各支路系數。這樣實(shí)際上對系數完成了八相分解，因此濾波器系數的個(gè)數N應該為8的倍數。系數八相分解后，4個(gè)I支路的濾波器系數分別為2 8m h + 、4 8m h + 、6 8m h + 和8 8m h + ，4個(gè)Q支路的濾波器系數分別為1 8m h + 、3 8m h + 、5 8m h + 和7 8m h + ，其中m = 0，1，…， N / 8 ？1.

　　系數分解完成后，根據各支路多相濾波結構，在SysGen中采用FIR Compiler IP核實(shí)現算法設計?？紤]到FPGA中除了實(shí)現超寬帶數字下變頻算法外，還包含接口與通訊、高速數據打包傳輸等功能，節省數字下變頻算法在FPGA中的資源占用，兩種信號帶寬的濾波器采用系數重加載方式實(shí)現，其加載時(shí)序如圖4所示。

　　以I路的一個(gè)支路為例，SysGen中實(shí)現多相濾波的算法結構如圖5所示，4路濾波輸出求和過(guò)程同時(shí)實(shí)現了數字混頻算法的加減運算。其余I支路以及Q路各支路濾波設計與此類(lèi)似，僅延時(shí)有所不同，此處不再贅述。

　　經(jīng)多相濾波處理后，I/Q分別得到并行4路、速率為200MHz的基帶信號，將各自支路信號按順序組合，即獲得等效速率為800MHz的I/Q數據，也就實(shí)現了對600MHz帶寬信號的數字下變頻設計。

　　3.4 數據抽取

　　由于數字混頻和多相濾波后的信號已完成了2倍抽取，要實(shí)現4倍抽取只需在此基礎上再進(jìn)行2倍抽取即可?？紤]到后續數據處理的一致性，4倍抽取后的I/Q信號仍需要包含4個(gè)支路，選取各自多相濾波后的第1、3支路分別進(jìn)行2倍抽取，SysGen算法實(shí)現如圖6示。抽取后得到并行4路、速率為100MHz的基帶I/Q信號，將各自支路信號按順序組合即實(shí)現對350MHz帶寬信號的數字下變頻。

　　4.仿真應用

　　以350MHz帶寬的線(xiàn)性調頻信號為例，數字中頻信號和數字下變頻仿真結果如圖7示。從圖中看出，以并行多相濾波結構為基礎的算法實(shí)現了數字中頻信號的基帶變換，且數字下變頻后信號帶內平坦度較好，滿(mǎn)足工程應用需求。

　　限于本文中的采樣率和并行處理結構，FPGA的運行時(shí)鐘僅為200MHz，這對高性能的FPGA來(lái)說(shuō)并不算困難。而對于更高速率的中頻采樣系統，只要FPGA的處理速度可以接受，那么仍然可以采用本文的算法結構實(shí)現。

　　5.結論

　　本文基于FPGA、以并行多相濾波結構為基礎、在SysGen開(kāi)發(fā)環(huán)境實(shí)現了超寬帶中頻信號的數字下變頻算法，并通過(guò)仿真實(shí)驗驗證了可行性。設計參數中信號中頻和采樣率滿(mǎn)足了帶通采樣定理約定的關(guān)系，這在一定程度上簡(jiǎn)化了數字混頻設計；如果采樣率和信號中頻沒(méi)有約定關(guān)系，那么可以在此設計基礎上繼續采用二次變頻即可。