基于FPGA多路冗余視覺(jué)信號的處理

　　0 引言

　　DVI（數字視頻接口）是當前數字顯示領(lǐng)域研究和應用的熱點(diǎn)，面向DVI輸出的視頻處理技術(shù)不僅解決了顯示器高分辨率、高刷新率等問(wèn)題，而且提高了穩定性和顯示性能，并進(jìn)一步降低了平板顯示器的成本。因此，面向DVI輸出的視頻控制器的研究具有十分重要的現實(shí)意義。

　　根據DVI標準，一條TMDS通道可以達到165 MHz的工作頻率和10b接口，也就是可以提供1.65Gb/s的帶寬，這足以應付1920×1080@60 Hz（23寸LCD）的顯示要求。另外，為了擴充兼容性，DVI還可以使用第二條TMDS通道，這樣其帶寬將會(huì )超過(guò)3Gb/s。也正是由于其較高的帶寬優(yōu)勢，目前DVI已經(jīng)成為了IT業(yè)界最具前途的規范。

　　DVI具有支持高帶寬數據傳輸和高清晰圖像顯示的優(yōu)點(diǎn)。模擬視頻的顯示是通過(guò)數字到模擬到數字的轉化實(shí)現的，而DVI接口無(wú)需進(jìn)行這些轉換，直接數字到數字，避免了信號轉換而帶來(lái)的圖像質(zhì)量損失，使圖像的清晰度和細節表現力都得到了大大提高?；谝陨蟽?yōu)點(diǎn)，DVI接口被廣泛應用于航空、航天等領(lǐng)域。

　　1 總體方案設計

　　1.1 總體方案原理框圖

　　用戶(hù)輸入4路DVI信號，然后根據輸入信號特性進(jìn)行選擇，將視頻信號實(shí)時(shí)顯示在液晶屏上。另外，將實(shí)時(shí)顯示的圖像回送給記錄儀，此時(shí)記錄儀實(shí)時(shí)記錄當前的信息以及故障信息，確保在全任務(wù)階段圖像顯示的正確性。根據設計要求，選擇Altera公司生產(chǎn)的FPGA芯片EP2S30F1020I4為主控芯片，配置芯片選用EPCS16SI16N。利用FPGA內部豐富的邏輯資源和強大的IP核，配以相應的外部電路，構建出一個(gè)靈活、簡(jiǎn)潔、可靠的機載視頻圖形處理系統的嵌入式硬件模塊。其總體方案原理框圖如圖1所示。

　　1.2 DVI編解碼設計

　　在很多設計中，設計人員為了方便，簡(jiǎn)化電路，可能不會(huì )增加均衡器，對輸入信號不進(jìn)行處理。從而在后期的產(chǎn)品試驗過(guò)程中，很容易就會(huì )出現信號顯示質(zhì)量差，兼容性差的缺陷，導致整個(gè)產(chǎn)品重新設計或整改，延緩了產(chǎn)品交貨進(jìn)度。根據用戶(hù)輸入的視頻特性，本文采用均衡器+DVI編、解碼器的方式，對輸入、輸出信號進(jìn)行轉換處理。這樣處理有如下優(yōu)點(diǎn)：傳輸距離較長(cháng)，信號干擾小外圍電路簡(jiǎn)單，設計靈活、可靠；系統速度快靈活性強、功能可擴展，系統兼容性好。

　　在本系統中，選用TI 公司生產(chǎn)的均衡器DS16EV5110，該器件具有功耗低、體積小、外圍電路簡(jiǎn)單等特點(diǎn)。另外，DVI編解碼芯片選用TI公司生產(chǎn)的芯片TFP401和TFP410，同樣具有功耗低、體積小、外圍電路簡(jiǎn)單等特點(diǎn)。該器件控制引腳直接連接至FPGA，可以很好控制這些器件的工作狀態(tài)，以便減小功耗。并且，整個(gè)FPGA內部邏輯控制簡(jiǎn)單、可靠。

　　在硬件電路設計中，還需要考慮高頻特性對信號的影響。整個(gè)系統顯示的分辨率為1600×1200@60 Hz，信號位為真彩色24b，采用奇偶方式，參考時(shí)鐘162MHz，DVI編碼時(shí)鐘為10×162MHz=1.62 GHz，其編碼碼元理論寬度僅為t = 11.62 Hz=0.62 ns，則碼元的最大變化時(shí)間應在0.624 = 0.16 ns之內?？紤]數據傳輸的可靠性和穩定性，采用雙像素傳輸，可以大大降低信號采樣頻率。此外，還要考慮到PCB布局地線(xiàn)的完整性和供電去耦特性。其編解碼芯片混合信號的供電參考電路如圖2所示。

　　2 SDRAM 視頻緩存設計

　　2.1 SDRAM選擇依據

　　整個(gè)系統顯示的分辨率為1600×1200@60 Hz，信號位為真彩色24 b，則一幀圖像所需需要存儲的容量C = 1600×1200×24=46080000 b≈47Mb；考慮到SDRAM乒乓操作和容量等問(wèn)題，選用MICRO公司生產(chǎn)的容量為128M的MT48LC4M32B2TG-6器件，速度等級6，時(shí)鐘頻率達到166 MHz。該器件具有32根數據線(xiàn)和12根地址線(xiàn)，還有一些控制線(xiàn)。通過(guò)在FPGA內部搭建邏輯控制單元，可以很好的控制SDRAM視頻信號的翻轉等操作。

　　2.2 FPGA內部原理邏輯框圖

　　FPGA內部原理邏輯框圖如圖3所示。

　　2.2.1 FPGA內部邏輯功能介紹

　?。?）信號輸入模塊

　　這部分的主要功能是接收外部輸入的視頻信號，增強輸入信號的驅動(dòng)能力，為信號的后續處理做準備。其用Verilog 語(yǔ)言實(shí)現的邏輯代碼如下所示：

　?。?）數據流選擇模塊

　　根據需要選擇兩路輸入視頻信號中的一路進(jìn)行輸出。

　?。?）SDRAM乒乓操作和控制模塊

　　由于SDRAM乒乓操作具有節省緩沖區空間、流水線(xiàn)式算法以及低速模塊處理高速數據流的特點(diǎn)。因此，本設計采用乒乓操作SDRAM。

　　SDRAM作為整個(gè)圖像處理系統的緩存，起著(zhù)至關(guān)重要的作用。它將外部輸入的圖像按幀存入SDRAM中，然后按幀將圖像數據送到外部繼續處理。FPGA的控制邏輯所需要完成的功能有：接收來(lái)自外部的圖像數據，并進(jìn)行緩沖和數據重組，產(chǎn)生符合SDRAM控制器位寬的數據信號；產(chǎn)生對SDRAM 的讀、寫(xiě)命令和地址，并將它們寄存在FIFO中，隨時(shí)供SDRAM控制器提取。因此，系統需要一個(gè)地址產(chǎn)生邏輯；對SDRAM進(jìn)行直接控制，將用戶(hù)產(chǎn)生的地址命令進(jìn)行解析，產(chǎn)生讀/寫(xiě)、刷新等一系列操作，對SDRAM發(fā)出的各種命令要符合特定的時(shí)序要求。在上電的時(shí)候還必須完成對SDRAM的初始化工作；建立用戶(hù)與SDRAM 的數據通道，在SDRAM和用戶(hù)接口之間傳遞需要寫(xiě)入或者讀出的數據，并且調整對應讀/寫(xiě)操作的DQS信號時(shí)序，使其滿(mǎn)足SDRAM的要求；緩存從 SDRAM中讀出的數據，由于直接讀出的速度非常高，直接處理會(huì )對后端產(chǎn)生很大的壓力。因此，需要進(jìn)行緩存之后才送到后續處理。

　?。?）輸出時(shí)序生成模塊

　　這部分模塊的主要功能是對SDRAM進(jìn)行操作，生成需要的視頻時(shí)序信號以及生成驅動(dòng)液晶屏的視頻信號。

　　2.2.2 SDRAM操作

　　為了滿(mǎn)足前后端數據流匹配，并實(shí)時(shí)發(fā)送，這里采用SDRAM讀寫(xiě)交替進(jìn)行的讀寫(xiě)方式。

　　SDRAM讀到寫(xiě)時(shí)序圖如圖4所示。寫(xiě)入和讀出操作的發(fā)起是由行激活命令開(kāi)始的，命令為10011，發(fā)起的同時(shí)sdram_addr送入列地址，發(fā)起寫(xiě)入讀出命令時(shí)送入行地址。寫(xiě)入命令與數據同步，讀出命令在發(fā)出后潛伏期時(shí)間后送出數據到端口，sdram_data為SDRAM 的輸入輸出數據端口。預沖方式采用了自動(dòng)預沖，即在發(fā)起讀寫(xiě)命令時(shí)將地址位A10置高就可以在讀寫(xiě)操作后SDRAM內部自動(dòng)進(jìn)行預沖操作，不需要發(fā)出額外命令，自動(dòng)預沖占用4個(gè)時(shí)鐘周期。

　　3 仿真分析以及測試結果

　　讀寫(xiě)操作交替進(jìn)行仿真圖如圖5所示。圖5中包含了兩個(gè)寫(xiě)入操作，一個(gè)讀取操作。

　　SDRAM在完成讀寫(xiě)操作的同時(shí)還需要完成每64ms全行（4096行）自動(dòng)刷新操作，為所有行進(jìn)行充電，不然就會(huì )導致SDRAM內的數據丟失。自動(dòng)刷新時(shí)序圖如圖6所示。這里將自動(dòng)刷新操作穿插在讀寫(xiě)當中，經(jīng)計算為15μs 需進(jìn)行一次自動(dòng)刷新操作，通過(guò)一個(gè)計數器每15μs 發(fā)起一次自動(dòng)刷新請求，程序檢測到自動(dòng)刷新操作請求后進(jìn)行自動(dòng)刷新操作然后再進(jìn)行讀寫(xiě)操作，自動(dòng)刷新操作占用10個(gè)時(shí)鐘周期。圖7為寫(xiě)和讀之間穿插了一次自動(dòng)刷新操作，操作命令為10001。

　　測試結果證明，該緩存系統實(shí)現了預定功能，可以對視頻數據進(jìn)行更方便的操作與管理。SDRAM操作前與操作后圖形效果對比如圖8所示。

　　4 結語(yǔ)

　　本文介紹了某機載實(shí)時(shí)冗余視頻圖形處理系統的硬件電路設計方案，該系統利用FPGA設計結構化狀態(tài)機實(shí)現對SDRAM的控制，完成了對數據的緩存設計，實(shí)現了對多路DVI視頻冗余信號的解碼、編碼、實(shí)時(shí)處理以及輸出顯示。該系統電路設計簡(jiǎn)潔，具有速度快、可靠性高、靈活性強和功能可擴展等優(yōu)點(diǎn)。并且，由于信號通道增加冗余設計，因而加強了系統顯示的穩定性和可靠性。本系統已經(jīng)投入使用，其性能可靠、穩定，實(shí)用性強。該方法值得推廣。

作者 趙小珍，劉波，朱標，陳文明