利用可編程振蕩器增強FPGA應用

　　當今復雜的FPGA含有眾多用于實(shí)現各種電路與系統的功能塊，諸如邏輯陣列、存儲器、DSP 模塊、處理器、用于時(shí)序生成的鎖相環(huán) （PLL） 和延遲鎖定環(huán) （DLL）、標準I/O、高速數字收發(fā)器以及并行接口（PCI、DDR 等）。這些不同的功能塊通常由多個(gè)時(shí)鐘驅動(dòng)，FPGA 一般會(huì )綜合采用外部振蕩器以及內部PLL 與DLL來(lái)生成時(shí)鐘。系統設計人員必須決定如何綜合使用外部與內部資源來(lái)實(shí)現最佳的時(shí)鐘樹(shù)設計。而可編程時(shí)鐘振蕩器用作FPGA 系統的時(shí)序參考，可提供一系列優(yōu)勢。其中首要優(yōu)勢是為了實(shí)現時(shí)鐘樹(shù)優(yōu)化而進(jìn)行高分辨率頻率選擇時(shí)所帶來(lái)的設計靈活性。另一個(gè)巨大優(yōu)勢是具有可以減少電磁干擾 （EMI） 的擴頻調制功能。

　　內在可編程的硅MEMS時(shí)鐘振蕩器架構能夠幫助采用FPGA的系統設計人員解決許多難題。這種微型機電系統架構能夠輕松整合一些其它功能，如：用于消減EMI 的擴頻時(shí)鐘、用于消除抖動(dòng)的數控振蕩器以及高速應用中的失效保護功能。

　　頻率選擇

　　一般系統需要一系列時(shí)鐘頻率。其中一些是標準頻率，這種標準化可能是出于對行業(yè)規范強制要求的考慮（如：PCI Express要求的100MHz 頻率），也可能是由于得到了廣泛的應用（如：用于SATA 的75MHz 或用于PCITM 的33.333 MHz）。上述頻率與 I/O接口關(guān)聯(lián)在一起，以確保實(shí)現互操作性，因為接口兩側可能不屬于同一系統。與此相對，用戶(hù)可選擇用于驅動(dòng)處理器、DSP和狀態(tài)機引擎的時(shí)鐘頻率，以?xún)?yōu)化速度、功率或資源占用。

　　在進(jìn)行速度優(yōu)化時(shí)， 應以最高時(shí)鐘頻率來(lái)驅動(dòng)處理引擎，以使每秒運算次數達到最高。但是，時(shí)鐘周期抖動(dòng)必須足夠低，以確保最小時(shí)鐘周期大于設計的臨界時(shí)序路徑，否則有可能出現邏輯錯誤。頻率選擇的常用方法是采用內部FPGA PLL對來(lái)自標準外部參考振蕩器的高頻時(shí)鐘進(jìn)行綜合。此方法只有在內部 PLL 具有高頻分辨率和低抖動(dòng)時(shí)才有效。

　　某些FPGA集成了內部低噪聲分數PLL，可滿(mǎn)足所有這些要求。在這種情況下，可以采用簡(jiǎn)單的外部振蕩器參考。不過(guò)，許多情況下FPGA會(huì )采用帶有環(huán)形VCO和整數反饋分頻器的PLL來(lái)綜合不同頻率。這種PLL小巧靈活，比較容易設計和控制，而且功耗極低。不過(guò)，使用此類(lèi)內部PLL時(shí)很難同時(shí)實(shí)現高分辨率與低抖動(dòng)。

　　圖 1 為整數 PLL 的一般架構。對PLL 輸出頻率的編程需綜合采用預分頻器 （P）、反饋分頻器 （M） 和后分頻器 （N）來(lái)完成，如下式所示：

　　PLL反饋環(huán)路形成一個(gè)限帶控制系統。輸出周期抖動(dòng)主要取決于參考時(shí)鐘相位噪聲 （PNIn ） 和內部 VCO 相位噪聲（PNVCO），如下式所示：

　　輸入參考時(shí)鐘相位噪聲和VCO相位噪聲與輸出相位噪聲息息相關(guān)，分別通過(guò)低通濾波器和高通濾波器響應來(lái)體現，如表達式中的Hin和HVCO。HVCO與Hin的截止頻率直接相關(guān)。圖 2 說(shuō)明了典型二階PLL中Hin與HVCO的相互關(guān)系。最高PLL帶寬取決于相位檢測器的更新速率。大部分實(shí)際PLL 的最高實(shí)際帶寬極限如下式所示：

　　例如，如果PLL輸入頻率是40MHz并且P=40，則最高實(shí)際PLL帶寬是100kHz。