參考時(shí)鐘對SERDES性能的影響
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我們知道，SERDES對參考時(shí)鐘有嚴格的相位噪聲性能要求。通常，SERDES供應商會(huì )根據其SERDES采用的PLL以及CDR架構特點(diǎn)，以及性能數據，提出對參考時(shí)鐘的相位噪聲的具體要求。這個(gè)要求，通常是以不降低其SERDES性能為依據的，一般情況下較嚴。那么，是不是一點(diǎn)也不能違背呢？作為供應商，總是希望有較好的參考時(shí)鐘，這樣系統余量最大。但作為用戶(hù)，總是希望用便宜的參考時(shí)鐘，滿(mǎn)足需要并有一定余量就行。這就要求在工程實(shí)踐中作某種平衡，你需要對系統指標要求，SERDES性能有非常清楚的了解。
本文引用地址：http://dyxdggzs.com/article/201710/365704.htm比如：XILINX 7系列SERDES的CPLL對參考時(shí)鐘的相位噪聲要求如下：
Ref Clock Freq (MHz)
Phase Noise at Offset Frequency ? (dBc/Hz)
10KHz
100KHz
1MHz
100
-126
-132
-136
125
-123
-131
-135
156.25
-121
-129
-133
250
-119
-126
-132
312.5
-116
-124
-131
625
-110
-119
-127
用戶(hù)設計需要跑XAUI協(xié)議，由于XAUI接收機的CDR的抖動(dòng)容限拐點(diǎn)大約在1.87MHz。因此，參考時(shí)鐘的1MHz以下的相位噪聲可以適當放寬。
Case 1：
參考時(shí)鐘的相位噪聲在1MHz以下已經(jīng)不滿(mǎn)足模板的要求，但1MHz以上本底噪聲有較大余量，很少的雜散有少量超標。這是可以接受的，并且在工程實(shí)踐上，也是成功的，全面滿(mǎn)足了用戶(hù)的系統要求。
Case 2：
參考時(shí)鐘的相位噪聲在1MHz以下已經(jīng)不滿(mǎn)足模板的要求，且1MHz以上本底噪聲也沒(méi)有余量，雜散嚴重超標。這是不可以接受的，并且在工程實(shí)踐上，也造成了收發(fā)兩個(gè)方向上的誤碼。
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