ASIC設計轉FPGA時(shí)需要注意的幾點(diǎn)

FPGA原型驗證和其他驗證方法是不同的,任何一種其他驗證方法都是ASIC驗證中的一個(gè)環(huán)節,而FPGA驗證卻是一個(gè)過(guò)程。由于FPGA與ASIC在結構、性能上各不相同,ASIC是基于標準單元庫,FPGA用的是廠(chǎng)商提供的宏單元模塊,因此首先要進(jìn)行寄存器傳輸級(RTL)代碼的修改。然后進(jìn)行FPGA器件映射,映射工具根據設置的約束條件對RTL代碼進(jìn)行邏輯優(yōu)化,并針對選定的FPGA器件的基本單元映射生成網(wǎng)表。接著(zhù)進(jìn)行布局布線(xiàn),生成配置文件和時(shí)序報告等信息。當時(shí)序能滿(mǎn)足約束條件時(shí),就可以利用配置文件進(jìn)行下載。如果時(shí)序不能滿(mǎn)足約束,可通過(guò)軟件報告時(shí)序文件來(lái)確認關(guān)鍵路徑,進(jìn)行時(shí)序優(yōu)化?？梢酝ㄟ^(guò)修改約束條件,或者修改RTL代碼來(lái)滿(mǎn)足要求。

需要轉換的代碼

存儲單元

存儲單元是必須進(jìn)行代碼轉換的,ASIC中的存儲單元通常用代工廠(chǎng)所提供的Memory Compiler來(lái)定制,它可以生成.gsp、.v等文件。.v文件只用來(lái)做功能仿真,通常不能綜合。而最后流片時(shí),只需將標準提供給代工廠(chǎng)。如果直接將ASIC代碼中的存儲單元作為FPGA的輸入,通常綜合器是綜合不出來(lái)的,即使能綜合出來(lái),也要花費很長(cháng)時(shí)間,并且資源消耗多、性能不好。而FPGA廠(chǎng)商其實(shí)已經(jīng)提供了經(jīng)過(guò)驗證并優(yōu)化的存儲單元。因此存儲單元要進(jìn)行代碼轉換。

時(shí)鐘單元

數字電路中,時(shí)鐘是整個(gè)電路最重要、最特殊的信號。在A(yíng)SIC中,用布局布線(xiàn)工具來(lái)放置時(shí)鐘樹(shù),利用代工廠(chǎng)提供的PLL進(jìn)行時(shí)鐘設計。FPGA中通常已經(jīng)配置一定數量的PLL宏單元,并有針對時(shí)鐘優(yōu)化的全局時(shí)鐘網(wǎng)絡(luò ),一般是經(jīng)過(guò)FPGA的特定全局時(shí)鐘管腳進(jìn)入FPGA內部,后經(jīng)過(guò)全局時(shí)鐘BUF適配到全局時(shí)鐘網(wǎng)絡(luò )的,這樣的時(shí)鐘網(wǎng)絡(luò )可以保證相同的時(shí)鐘沿到達芯片內部每一個(gè)觸發(fā)器的延遲時(shí)間差異是可以忽略不計的。因此時(shí)鐘單元也是需要進(jìn)行轉換的。

增加流水

由于實(shí)現結構上的不同,FPGA器件內部的單元延時(shí)遠大于A(yíng)SIC的基本門(mén)單元延時(shí)。導致在同樣設計的情況下,ASIC可以滿(mǎn)足其時(shí)序,而FPGA有可能無(wú)法滿(mǎn)足。為了驗證的需要,修改ASIC代碼實(shí)現FPGA原型時(shí),對ASIC實(shí)現的流水結構在FPGA實(shí)現時(shí)需要適當增加流水。比如在一個(gè)很長(cháng)的組合邏輯路徑中加入寄存器。

同步設計

在FPGA設計中,同步設計是應該遵循的重要原則。異步設計容易導致電路處于亞穩態(tài),產(chǎn)生毛刺。當從ASIC設計轉向FPGA設計時(shí),應該進(jìn)行仔細的同步。具體體現在主時(shí)鐘選取、功能模塊的統一復位、同步時(shí)序電路設計。在FPGA設計中要使用時(shí)鐘使能代替門(mén)控時(shí)鐘。在A(yíng)SIC的設計中,為了減少功耗,使用門(mén)控時(shí)鐘(clock gaTIng),門(mén)控時(shí)鐘的結構如圖2所示。當寫(xiě)有效時(shí),數據才寫(xiě)進(jìn)存儲器,那么只有寫(xiě)有效時(shí),寄存器才會(huì )發(fā)生翻轉,這樣可以減少功耗。