VHDL:中文版Verilog HDL簡(jiǎn)明教程：第1章 簡(jiǎn)介

Verilog HDL是一種硬件描述語(yǔ)言，用于從算法級、門(mén)級到開(kāi)關(guān)級的多種抽象設計層次的數字系統建模。被建模的數字系統對象的復雜性可以介于簡(jiǎn)單的門(mén)和完整的電子數字系統之間。數字系統能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。
　　Verilog HDL 語(yǔ)言具有下述描述能力：設計的行為特性、設計的數據流特性、設計的結構組成以及包含響應監控和設計驗證方面的時(shí)延和波形產(chǎn)生機制。所有這些都使用同一種建模語(yǔ)言。此外，Verilog HDL語(yǔ)言提供了編程語(yǔ)言接口，通過(guò)該接口可以在模擬、驗證期間從設計外部訪(fǎng)問(wèn)設計，包括模擬的具體控制和運行。
　　Verilog HDL語(yǔ)言不僅定義了語(yǔ)法，而且對每個(gè)語(yǔ)法結構都定義了清晰的模擬、仿真語(yǔ)義。因此，用這種語(yǔ)言編寫(xiě)的模型能夠使用Verilog仿真器進(jìn)行驗證。語(yǔ)言從 C編程語(yǔ)言中繼承了多種操作符和結構。Verilog HDL提供了擴展的建模能力，其中許多擴展最初很難理解。但是，Verilog HDL語(yǔ)言的核心子集非常易于學(xué)習和使用，這對大多數建模應用來(lái)說(shuō)已經(jīng)足夠。當然,完整的硬件描述語(yǔ)言足以對從最復雜的芯片到完整的電子系統進(jìn)行描述。

歷史

　　Verilog HDL語(yǔ)言最初是于1983年由Gateway Design Automation公司為其模擬器產(chǎn)品開(kāi)發(fā)的硬件建模語(yǔ)言。那時(shí)它只是一種專(zhuān)用語(yǔ)言。由于他們的模擬、仿真器產(chǎn)品的廣泛使用，Verilog HDL 作為一種便于使用且實(shí)用的語(yǔ)言逐漸為眾多設計者所接受。在一次努力增加語(yǔ)言普及性的活動(dòng)中，Verilog HDL語(yǔ)言于1990年被推向公眾領(lǐng)域。 Open Verilog International （OVI）是促進(jìn)Verilog發(fā)展的國際性組織。1992年， OVI決定致力于推廣Verilog OVI標準成為IEEE標準。這一努力最后獲得成功，Verilog 語(yǔ)言于1995年成為IEEE標準，稱(chēng)為IEEE Std 1364－1995。完整的標準在Verilog硬件描述語(yǔ)言參考手冊中有詳細描述。

主要能力

　　下面列出的是Verilog硬件描述語(yǔ)言的主要能力：
* 基本邏輯門(mén)，例如and、or和nand等都內置在語(yǔ)言中。
* 用戶(hù)定義原語(yǔ)（UDP）創(chuàng )建的靈活性。用戶(hù)定義的原語(yǔ)既可以是組合邏輯原語(yǔ)，也可以是時(shí)序邏輯原語(yǔ)。
* 開(kāi)關(guān)級基本結構模型，例如pmos 和nmos等也被內置在語(yǔ)言中。
* 提供顯式語(yǔ)言結構指定設計中的端口到端口的時(shí)延及路徑時(shí)延和設計的時(shí)序檢查。
* 可采用三種不同方式或混合方式對設計建模。這些方式包括：行為描述方式—使用過(guò)程化結構建模；數據流方式—使用連續賦值語(yǔ)句方式建模；結構化方式—使用門(mén)和模塊實(shí)例語(yǔ)句描述建模。
* Verilog HDL中有兩類(lèi)數據類(lèi)型：線(xiàn)網(wǎng)數據類(lèi)型和寄存器數據類(lèi)型。線(xiàn)網(wǎng)類(lèi)型表示構件間的物理連線(xiàn)，而寄存器類(lèi)型表示抽象的數據存儲元件。
* 能夠描述層次設計，可使用模塊實(shí)例結構描述任何層次。
* 設計的規?？梢允侨我獾?；語(yǔ)言不對設計的規模（大?。┦┘尤魏蜗拗?。
* Verilog HDL不再是某些公司的專(zhuān)有語(yǔ)言而是IEEE標準。
* 人和機器都可閱讀Verilog 語(yǔ)言，因此它可作為EDA的工具和設計者之間的交互語(yǔ)言。
* Verilog HDL語(yǔ)言的描述能力能夠通過(guò)使用編程語(yǔ)言接口（PLI）機制進(jìn)一步擴展。PLI是允許外部函數訪(fǎng)問(wèn)Verilog 模塊內信息、允許設計者與模擬器交互的例程集合。
* 設計能夠在多個(gè)層次上加以描述，從開(kāi)關(guān)級、門(mén)級、寄存器傳送級（RTL）到算法級，包括進(jìn)程和隊列級。
* 能夠使用內置開(kāi)關(guān)級原語(yǔ)在開(kāi)關(guān)級對設計完整建模。
* 同一語(yǔ)言可用于生成模擬激勵和指定測試的驗證約束條件，例如輸入值的指定。
* Verilog HDL 能夠監控模擬驗證的執行，即模擬驗證執行過(guò)程中設計的值能夠被監控和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消息。
* 在行為級描述中，Verilog HDL不僅能夠在RTL級上進(jìn)行設計描述，而且能夠在體系結構級描述及其算法級行為上進(jìn)行設計描述。
* 能夠使用門(mén)和模塊實(shí)例化語(yǔ)句在結構級進(jìn)行結構描述。
* Verilog HDL 的混合方式建模能力，即在一個(gè)設計中每個(gè)模塊均可以在不同設計層次上建模。
* Verilog HDL 還具有內置邏輯函數，例如（按位與）和|（按位或）。
* 對高級編程語(yǔ)言結構，例如條件語(yǔ)句、情況語(yǔ)句和循環(huán)語(yǔ)句，語(yǔ)言中都可以使用。
* 可以顯式地對并發(fā)和定時(shí)進(jìn)行建模。
* 提供強有力的文件讀寫(xiě)能力。
* 語(yǔ)言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結果；例如，事件隊列上的事件順序在標準中沒(méi)有定義。

習題

1. Verilog HDL 是在哪一年首次被IEEE標準化的？
2. Verilog HDL支持哪三種基本描述方式？
3. 可以使用Verilog HDL描述一個(gè)設計的時(shí)序嗎？
4. 語(yǔ)言中的什么特性能夠用于描述參數化設計？
5. 能夠使用Verilog HDL 編寫(xiě)測試驗證程序嗎？
6. Verilog HDL 是由哪個(gè)公司最先開(kāi)發(fā)的？
7. Verilog HDL中的兩類(lèi)主要數據類(lèi)型什么？
8. UDP代表什么？
9. 寫(xiě)出兩個(gè)開(kāi)關(guān)級基本門(mén)的名稱(chēng)。
10. 寫(xiě)出兩個(gè)基本邏輯門(mén)的名稱(chēng)。