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VHDL:中文版Verilog HDL簡(jiǎn)明教程：第1章 簡(jiǎn)介
- Verilog HDL是一種硬件描述語(yǔ)言，用于從算法級、門(mén)級到開(kāi)關(guān)級的多種抽象設計層次的數字系統建模。被建模的數字系統對象的復雜性可以介于簡(jiǎn)單的門(mén)和完整的電子數字系統之間。數字系統能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。
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