VHDL:中文版Verilog HDL簡(jiǎn)明教程：第3章 Verilog語(yǔ)言要素

3.1 標識符

　　Verilog HDL中的標識符(identifier)可以是任意一組字母、數字、$符號和_(下劃線(xiàn))符號的組合，但標識符的第一個(gè)字符必須是字母或者下劃線(xiàn)。另外，標識符是區分大小寫(xiě)的。以下是標識符的幾個(gè)例子：

Count
COUNT //與Count不同。
_R1_D2
R56_68
FIVE$

　　轉義標識符(escaped identifier )可以在一條標識符中包含任何可打印字符。轉義標識符以 (反斜線(xiàn))符號開(kāi)頭，以空白結尾（空白可以是一個(gè)空格、一個(gè)制表字符或換行符）。下面例舉了幾個(gè)轉義標識符：

7400
.*.$
{******}
~Q
OutGate 與OutGate相同。

　　最后這個(gè)例子解釋了在一條轉義標識符中，反斜線(xiàn)和結束空格并不是轉義標識符的一部分。也就是說(shuō)，標識符OutGate 和標識符OutGate恒等。
　　Verilog HDL定義了一系列保留字，叫做關(guān)鍵詞，它僅用于某些上下文中。 附錄A列出了語(yǔ)言中的所有保留字。注意只有小寫(xiě)的關(guān)鍵詞才是保留字。例如，標識符always(這是個(gè)關(guān)鍵詞)與標識符ALWAYS(非關(guān)鍵詞)是不同的。
　　另外，轉義標識符與關(guān)鍵詞并不完全相同。標識符initial 與標識符initial（這是個(gè)關(guān)鍵詞）不同。注意這一約定與那些轉義標識符不同。

3.2 注釋

　　在Verilog HDL中有兩種形式的注釋。

/*第一種形式:可以擴展至
多行 */

//第二種形式:在本行結束。

3.3 格式

　　Verilog HDL區分大小寫(xiě)。也就是說(shuō)大小寫(xiě)不同的標識符是不同的。此外，Verilog HDL是自由格式的，即結構可以跨越多行編寫(xiě)，也可以在一行內編寫(xiě)。白空（新行、制表符和空格）沒(méi)有特殊意義。下面通過(guò)實(shí)例解釋說(shuō)明。

initial begin Top = 3' b001; #2 Top = 3' b011; end

和下面的指令一樣:

initial
begin
Top = 3' b001;
#2 Top = 3' b011;
end

3.4 系統任務(wù)和函數

　　以$字符開(kāi)始的標識符表示系統任務(wù)或系統函數。任務(wù)提供了一種封裝行為的機制。這種機制可在設計的不同部分被調用。任務(wù)可以返回0個(gè)或多個(gè)值。函數除只能返回一個(gè)值以外與任務(wù)相同。此外，函數在0時(shí)刻執行，即不允許延遲，而任務(wù)可以帶有延遲。

$display (Hi, you have reached LT today);
/* $display 系統任務(wù)在新的一行中顯示。*/
$time
//該系統任務(wù)返回當前的模擬時(shí)間。

　　系統任務(wù)和系統函數在第10章中詳細講解。

3.5 編譯指令

　　以`（反引號）開(kāi)始的某些標識符是編譯器指令。在Verilog 語(yǔ)言編譯時(shí)，特定的編譯器指令在整個(gè)編譯過(guò)程中有效（編譯過(guò)程可跨越多個(gè)文件），直到遇到其它的不同編譯程序指令。完整的標準編譯器指令如下:

* `define, `undef
* `ifdef, `else, `endif
* `default_nettype
* `include
* `resetall
* `timescale
* `unconnected_drive, `nounconnected_drive
* `celldefine, `endcelldefine

3.5.1 `define 和`undef

　　`define指令用于文本替換，它很像C語(yǔ)言中的#define 指令，如:

`define MAX_BUS_SIZE 32
. . .
reg [ `MAX_BUS_SIZE - 1:0 ] AddReg;

一旦`define 指令被編譯，其在整個(gè)編譯過(guò)程中都有效。例如，通過(guò)另一個(gè)文件中的`define指令，MAX_BUS_SIZE 能被多個(gè)文件使用。
`undef 指令取消前面定義的宏。例如:

`define WORD 16 //建立一個(gè)文本宏替代。
. . .
wire [ `WORD : 1] Bus;
. . .
`undef WORD
// 在`undef編譯指令后, WORD的宏定義不再有效.

3.5.2 `ifdef、`else 和`endif

　　這些編譯指令用于條件編譯，如下所示：

`ifdef WINDOWS
parameter WORD_SIZE = 16
`else
parameter WORD_SIZE = 32
`endif

　　在編譯過(guò)程中，如果已定義了名字為WINDOWS的文本宏，就選擇第一種參數聲明，否則選擇第二種參數說(shuō)明。

3.5.3 `default_nettype

　　該指令用于為隱式線(xiàn)網(wǎng)指定線(xiàn)網(wǎng)類(lèi)型。也就是將那些沒(méi)有被說(shuō)明的連線(xiàn)定義線(xiàn)網(wǎng)類(lèi)型。

`default_nettype wand

　　該實(shí)例定義的缺省的線(xiàn)網(wǎng)為線(xiàn)與類(lèi)型。因此，如果在此指令后面的任何模塊中沒(méi)有說(shuō)明的連線(xiàn)，那么該線(xiàn)網(wǎng)被假定為線(xiàn)與類(lèi)型。

3.5.4 `include

　　`include 編譯器指令用于嵌入內嵌文件的內容。文件既可以用相對路徑名定義，也可以用全路徑名定義, 例如:

`include . . / . . /primitives.v

　　編譯時(shí)，這一行由文件“../../primitives.v” 的內容替代。

3.5.5 `resetall

　　該編譯器指令將所有的編譯指令重新設置為缺省值。
`resetall
例如，該指令使得缺省連線(xiàn)類(lèi)型為線(xiàn)網(wǎng)類(lèi)型。

3.5.6 `timescale

　　在Verilog HDL 模型中，所有時(shí)延都用單位時(shí)間表述。使用`timescale編譯器指令將時(shí)間單位與實(shí)際時(shí)間相關(guān)聯(lián)。該指令用于定義時(shí)延的單位和時(shí)延精度。`timescale編譯器指令格式為：

`timescale time_unit / time_precision
time_unit 和time_precision 由值1、10、和100以及單位s、ms、us、ns、ps和fs組成。例如：
`timescale 1ns/100ps

表示時(shí)延單位為1ns, 時(shí)延精度為100ps。`timescale 編譯器指令在模塊說(shuō)明外部出現, 并且影響后面所有的時(shí)延值。例如:

`timescale 1ns/ 100ps
module AndFunc (Z, A, B);
output Z;
input A, B;

and # (5.22, 6.17 ) Al (Z, A, B);
//規定了上升及下降時(shí)延值。
endmodule

　　編譯器指令定義時(shí)延以ns為單位，并且時(shí)延精度為1/10 ns（100 ps）。因此，時(shí)延值5.22對應5.2 ns, 時(shí)延6.17對應6.2 ns。如果用如下的`timescale程序指令代替上例中的編譯器指令,

`timescale 10ns/1ns

　　那么5.22對應52ns, 6.17對應62ns。
　　在編譯過(guò)程中，`timescale指令影響這一編譯器指令后面所有模塊中的時(shí)延值，直至遇到另一個(gè)`timescale指令或`resetall指令。當一個(gè)設計中的多個(gè)模塊帶有自身的`timescale編譯指令時(shí)將發(fā)生什么？在這種情況下，模擬器總是定位在所有模塊的最小時(shí)延精度上，并且所有時(shí)延都相應地換算為最小時(shí)延精度。例如，

`timescale 1ns/ 100ps
module AndFunc (Z, A, B);
output Z;
input A, B;

and # (5.22, 6.17 ) Al (Z, A, B);
endmodule

`timescale 10ns/ 1ns
module TB;
reg PutA, PutB;
wire GetO;

initial
begin
PutA = 0;
PutB = 0;
#5.21 PutB = 1;
#10.4 PutA = 1;
#15 PutB = 0;
end
AndFunc AF1(GetO, PutA, PutB);
endmodule

　　在這個(gè)例子中，每個(gè)模塊都有自身的`timescale編譯器指令。`timescale編譯器指令第一次應用于時(shí)延。因此，在第一個(gè)模塊中， 5.22對應5.2 ns, 6.17對應6.2 ns; 在第二個(gè)模塊中5.21對應52 ns, 10.4對應104 ns, 15對應150 ns。如果仿真模塊TB，設計中的所有模塊最小時(shí)間精度為100 ps。因此，所有延遲（特別是模塊TB中的延遲）將換算成精度為100 ps。延遲52 ns現在對應520*100 ps，104對應1040*100 ps，150對應1500*100 ps。更重要的是，仿真使用100 ps為時(shí)間精度。如果仿真模塊AndFunc，由于模塊TB不是模塊AddFunc的子模塊，模塊TB中的`timescale程序指令將不再有效。

3.5.7 `unconnected_drive和`nounconnected_drive

　　在模塊實(shí)例化中，出現在這兩個(gè)編譯器指令間的任何未連接的輸入端口或者為正偏電路狀態(tài)或者為反偏電路狀態(tài)。

`unconnected_drive pull1
. . .
/*在這兩個(gè)程序指令間的所有未連接的輸入端口為正偏電路狀態(tài)（連接到高電平）*/
`nounconnected_drive

`unconnected_drive pull0
. . .
/*在這兩個(gè)程序指令間的所有未連接的輸入端口為反偏電路狀態(tài)（連接到低電平）*/
`nounconnected_drive

3.5.8 `celldefine 和 `endcelldefine

　　這兩個(gè)程序指令用于將模塊標記為單元模塊。它們表示包含模塊定義，如下例所示。

`celldefine
module FD1S3AX (D, CK, Z) ;
. . .
endmodule
`endcelldefine

　　某些PLI例程使用單元模塊。

3.6 值集合

　　Verilog HDL有下列四種基本的值：
　　1) 0：邏輯0或“假”
　　2) 1：邏輯1或“真”
　　3) x：未知
　　4) z：高阻
　　注意這四種值的解釋都內置于語(yǔ)言中。如一個(gè)為z的值總是意味著(zhù)高阻抗，一個(gè)為0的值通常是指邏輯0。
在門(mén)的輸入或一個(gè)表達式中的為“z”的值通常解釋成“x”。此外，x值和z值都是不分大小寫(xiě)的，也就是說(shuō)，值0x1z與值0X1Z相同。Verilog HDL中的常量是由以上這四類(lèi)基本值組成的。
　　Verilog HDL中有三類(lèi)常量：
　　1) 整型
　　2) 實(shí)數型
　　3) 字符串型
下劃線(xiàn)符號（_）可以隨意用在整數或實(shí)數中，它們就數量本身沒(méi)有意義。它們能用來(lái)提高易讀性；唯一的限制是下劃線(xiàn)符號不能用作為首字符。

3.6.1 整型數

　　整型數可以按如下兩種方式書(shū)寫(xiě)：
　　1) 簡(jiǎn)單的十進(jìn)制數格式
　　2) 基數格式

1. 簡(jiǎn)單的十進(jìn)制格式
這種形式的整數定義為帶有一個(gè)可選的 “+”（一元）或 “－”（一元）操作符的數字序列。下面是這種簡(jiǎn)易十進(jìn)制形式整數的例子。
32 十進(jìn)制數32
－15 十進(jìn)制數－15
這種形式的整數值代表一個(gè)有符號的數。負數可使用兩種補碼形式表示。因此32在5位的二進(jìn)制形式中為10000，在6位二進(jìn)制形式中為110001；－15在5位二進(jìn)制形式中為10001，在6位二進(jìn)制形式中為110001。

2. 基數表示法
這種形式的整數格式為：
[size ] 'base value
size 定義以位計的常量的位長(cháng)；base為o或O（表示八進(jìn)制），b或B（表示二進(jìn)制），d或D（表示十進(jìn)制），h或H（表示十六進(jìn)制）之一；value是基于base的值的數字序列。值x和z以及十六進(jìn)制中的a到f不區分大小寫(xiě)。
下面是一些具體實(shí)例：

5'O37 5位八進(jìn)制數
4'D2 4位十進(jìn)制數
4'B1x_01 4位二進(jìn)制數
7'Hx 7位x(擴展的x), 即xxxxxxx
4'hZ 4位z(擴展的z) , 即zzzz
4'd-4 非法：數值不能為負
8'h 2 A 在位長(cháng)和字符之間,以及基數和數值之間允許出現空格
3'b001 非法: ` 和基數b之間不允許出現空格
(2+3)'b10 非法:位長(cháng)不能夠為表達式
注意，x（或z）在十六進(jìn)制值中代表4位x（或z），在八進(jìn)制中代表3位x（或z），在二進(jìn)制中代表1位x（或z）。
　　基數格式計數形式的數通常為無(wú)符號數。這種形式的整型數的長(cháng)度定義是可選的。如果沒(méi)有定義一個(gè)整數型的長(cháng)度，數的長(cháng)度為相應值中定義的位數。下面是兩個(gè)例子：
'o721 9位八進(jìn)制數
'hAF 8位十六進(jìn)制數
如果定義的長(cháng)度比為常量指定的長(cháng)度長(cháng)，通常在左邊填0補位。但是如果數最左邊一位為x或z，就相應地用x或z在左邊補位。例如：
10'b10 左邊添0占位, 0000000010
10'bx0x1 左邊添x占位,xxxxxxx0x1
如果長(cháng)度定義得更小，那么最左邊的位相應地被截斷。例如：
3'b1001_0011與3'b011 相等
5'H0FFF 與5'H1F 相等
？字符在數中可以代替值z在值z被解釋為不分大小寫(xiě)的情況下提高可讀性（參見(jiàn)第8章）。

3.6.2 實(shí)數

　　實(shí)數可以用下列兩種形式定義：
　　1) 十進(jìn)制計數法；例如

2.0
5.678
11572.12
0.1
2. //非法：小數點(diǎn)兩側必須有1位數字

　　2) 科學(xué)計數法； 這種形式的實(shí)數舉例如下：

23_5.1e2 其值為23510.0; 忽略下劃線(xiàn)
3.6E2 360.0 (e與E相同)
5E－4 0.0005

　　Verilog語(yǔ)言定義了實(shí)數如何隱式地轉換為整數。實(shí)數通過(guò)四舍五入被轉換為最相近的整數。

42.446， 42.45 轉換為整數42
92.5, 92.699 轉換為整數93
－15.62 轉換為整數－16
－26.22 轉換為整數－26

3.6.3 字符串

　　字符串是雙引號內的字符序列。字符串不能分成多行書(shū)寫(xiě)。例如:

INTERNAL ERROR
REACHED－>HERE

用8位ASCII值表示的字符可看作是無(wú)符號整數。因此字符串是8位ASCII值的序列。為存儲字符串“INTERNAL ERROR”，變量需要8*14位。

reg [1 : 8*14] Message;
. . .
Message = INTERNAL ERROR