IP核互連策略及規范

1 引 言

　　　隨著(zhù)超深亞微米工藝的發(fā)展，IC設計能力與工藝能力極大提高，采用SoC（System on Chip）將微處理器、IP核、存儲器及各種接口集成在單一芯片上，已成為目前IC設計及嵌入式系統發(fā)展的趨勢和主流。為減少設計風(fēng)險、縮短設計周期、更集中于應用實(shí)現，設計者越來(lái)越多的采用IP核復用。在此推動(dòng)下，IP核互連技術(shù)及片上總線(xiàn)（On-Chip Bus）得到迅速發(fā)展，反過(guò)來(lái)它們又對IP核的設計、校驗、重用及IP核有關(guān)標準的制定也產(chǎn)生了深遠的影響。

2 IP核互連策略

　　就IP核互連的形式而言，主要有共享總線(xiàn)、點(diǎn)對點(diǎn)的連接及多總線(xiàn)幾種方式，帶寬、時(shí)延、數據吞吐率及功耗通常是幾個(gè)需主要考慮的因素，但要求與板級的互連已不相同。

共享總線(xiàn)方式是通過(guò)不同地址的解碼來(lái)完成不同主、從部件的互連及總線(xiàn)復用，這對多外設IC系統設計而言，對地址總線(xiàn)的扇出提出了較高的要求，同時(shí)過(guò)于復雜的解碼邏輯會(huì )增加額外的時(shí)延。如果數據主要集中在一個(gè)主處理器與一個(gè)從外設交換數據，則其它的外設在此期間需處于IDEL 或高阻狀態(tài)，而對于多處理器設計的系統，其他的數據傳輸不能同時(shí)進(jìn)行，增加了時(shí)延及等待。

通過(guò)增加總線(xiàn)的寬度、提高總線(xiàn)的時(shí)鐘、及采用多總線(xiàn)方案可以解決帶寬、時(shí)延問(wèn)題。但增加總線(xiàn)的寬度，只有外圍設備能在一個(gè)時(shí)鐘周期中能全部占有這些總線(xiàn)時(shí)才有效，否則總線(xiàn)的利用率就不高，而提高總線(xiàn)的時(shí)鐘也會(huì )受到一定的限制，同時(shí)會(huì )產(chǎn)生功耗方面的問(wèn)題。

一個(gè)有效的辦法就是采用多總線(xiàn)方案。多總線(xiàn)的方案有多種實(shí)現形式，按不同速率對總線(xiàn)分段可以減少總線(xiàn)的競爭并且提高總線(xiàn)利用率；可采用獨立的讀寫(xiě)總線(xiàn)以進(jìn)行同時(shí)的讀寫(xiě)；可提供多個(gè)并行的總線(xiàn)，對主、從部件間進(jìn)行點(diǎn)對點(diǎn)的連接，以實(shí)現一對主、從部件的高速互連；另外還有一些有效的方式，如采用分層總線(xiàn)構架，采用交換矩陣或互連網(wǎng)絡(luò )，來(lái)實(shí)現多個(gè)主、從部件的同時(shí)互連，等等。

多種總線(xiàn)仲裁算法可以被采用。采用循環(huán)占用總線(xiàn)，實(shí)現最為簡(jiǎn)單；另外采用從部件仲裁（Slave-side arbitration）的方案，在從部件需要數據傳送時(shí)占有總線(xiàn)，有利于提高總線(xiàn)的利用率。對于流水線(xiàn)傳送較多的情況，如何保證讀寫(xiě)的流水線(xiàn)執行以減少時(shí)延也是總線(xiàn)仲裁考慮的一個(gè)重要方面。

下面就目前一些互連規范及它們采用的方案作介紹。

3 主要的IP核互連規范

目前有較大影響的IP核互連規范有IBM的CoreConnect　總線(xiàn)、ARM的AMBA(Advanced Microcontroller Bus Architecture)、Silicore Corp的Wishbone、開(kāi)放核心協(xié)議國際聯(lián)合（OCP-IP）的OCP (Open Core Protocol)與虛擬插座接口連盟VSIA　(Virtual Socket Interface Alliance)的VCI（Virtual Component Interface）、Altera的Avalon　總線(xiàn)，　以及PlamchIP的CoreFrame 、MIPS的EC(tm) Interface，　Altera的Atlantic(tm) Interface、IDT的IPBus(tm) (IDT Peripheral Bus)　、Sonics的SiliconBackplane(tm) uNetwork等等，新的互連方案如基于PCI的方案也在積極發(fā)展中，下面就前面幾種予以介紹。

3.1 IBM的CoreConnect總線(xiàn)

CoreConnect總線(xiàn)的邏輯結構如下：[2]

CoreConnect采用了總線(xiàn)分段的方式，提供了三種基本類(lèi)型總線(xiàn)，即處理器內部總線(xiàn)PLB(Processor Local Bus)、片上外圍總線(xiàn)OPB（On-Chip Peripheral Bus）和設備控制總線(xiàn)DCR（Device Control Register）。PLB提供了一個(gè)高帶寬、低延遲、高性能的處理器內部總線(xiàn)；OPB則用于連接具有不同的總線(xiàn)寬度及時(shí)序要求的外設和內存；DCR用來(lái)在CPU通用寄存器與設備控制寄存器之間傳輸數據傳輸，以減少PLB的負荷，增加其帶寬。

3.2 ARM的AMBA總線(xiàn)（Advanced Microcontroller Bus Architecture）

AMBA總線(xiàn)的邏輯結構如下：[2]

　　同CoreConnect相似，AMBA也采用分段多總線(xiàn)體系，定義了三種不同類(lèi)型的總線(xiàn)：AHB、ASP和APB。AHB用于高性能、高數據吞吐部件，如CPU、DMA、DSP之間的互連，ASP用來(lái)作處理器與外設之間的互連，APB則為系統的低速外部設備提供低功耗的簡(jiǎn)易互連。系統總線(xiàn)和外設總線(xiàn)之間的橋接器提供AHB/ASP部件與APB部件間的訪(fǎng)問(wèn)代理與緩沖。