選擇正確的FPGA設計工具
FPGA設計流程(圖1 )包括邏輯設計和物理設計,設計驗證和硬件驗證。一些FPGA廠(chǎng)商只提供廠(chǎng)商專(zhuān)有的設計工具,而另一些FPGA廠(chǎng)商則提供第三方工具和廠(chǎng)商專(zhuān)有工具的組合。第三方工具主要用于“前端”的綜合和仿真,而廠(chǎng)商的專(zhuān)有工具專(zhuān)注于 “后端”的物理設計和硬件驗證。
邏輯設計
邏輯設計包括幾乎能用于所有應用的各種輸入方式,如VHDL、Verilog、知識產(chǎn)權核、嵌入式處理器,頂層電路圖和DSP模塊。
圖1中的設計輸入是簡(jiǎn)化的示意圖,這個(gè)階段也可能需要HDL Linting (檢查是否違反語(yǔ)法規則,優(yōu)選的代碼風(fēng)格,以及設計規劃)。在設計的早期階段還可以進(jìn)行I / O規劃,針對團隊協(xié)作的設計劃分,早期靜態(tài)時(shí)序分析和功率計算等。
物理設計
隨著(zhù)設計規劃過(guò)程的進(jìn)行,添加的物理約束會(huì )影響映射,布局和布線(xiàn)。物理設計看起來(lái)比較直觀(guān),然而,這個(gè)階段中要滿(mǎn)足時(shí)序要求,以及添加關(guān)鍵功能以產(chǎn)生所需的系統解決方案,因此驗證是至關(guān)重要的。
設計驗證和硬件驗證
一旦設計完成,問(wèn)題就轉換成,這個(gè)設計是否能正常工作?設計驗證工具包括靜態(tài)時(shí)序分析,時(shí)序仿真和功耗計算,這些工具用來(lái)確保建立和保持時(shí)間滿(mǎn)足時(shí)序要求,關(guān)鍵路徑滿(mǎn)足性能要求,以及電源供應足以滿(mǎn)足系統功耗等等。如果設計不能正常工作,還有更多的工具可用來(lái)進(jìn)行邏輯分析,甚至軟件代碼調試。
選擇正確的FPGA設計工具
選擇設計工具時(shí),決定的部分因素是所選的芯片,因為設計流程的物理( “后端” )部分總是芯片供應商專(zhuān)有的。然而,做選擇設計工具的決定時(shí),還應該認真評估綜合和仿真工具(“前端”)的性能和功能。
擁有第三方綜合和仿真工具的FPGA設計工具套件可以為用戶(hù)提供更高的價(jià)值。針對前端設計任務(wù)的第三方工具通常是優(yōu)異的,因為EDA供應商致力于以下幾個(gè)方面的努力:
專(zhuān)注于設計工具
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為了保持競爭力,必須不斷完善他們的工具
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根據對EDA市場(chǎng)的廣泛和全面的了解,以及客戶(hù)的需求來(lái)設計工具
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必須提供適應不同設計流程要求的工具
例如,在萊迪思的ispLEVER設計工具套件中,我們選擇了第三方工具實(shí)現綜合,以及功能和時(shí)序仿真。目前,該萊迪思工具套件包括Synplify ®的專(zhuān)業(yè)版本和Aldec Active-HDL的萊迪思版本。
第三方工具的優(yōu)點(diǎn)
Synplify Pro
萊迪思軟件中集成的Synplify Pro是一種先進(jìn)的FPGA綜合的解決方案,提供優(yōu)異的性能和高效率的設計。該工具還包括Synplicity的HDL分析工具,使用戶(hù)能夠快速的進(jìn)行調試和改進(jìn)Verilog或VHDL代碼。該工具為用戶(hù)提供RTL 或門(mén)級的圖形表示,并可以在RTL和圖形表示之間進(jìn)行交叉定位。
Active-HDL
在A(yíng)ldec Active-HDL的萊迪思版本中,可以在單個(gè)設計中進(jìn)行VHDL和Verilog的混合仿真。此外,項目管理,設計輸入(包括語(yǔ)言助手、層次化顯示,腳本生成和測試平臺生成)以及調試和分析工具(如代碼跟蹤,斷點(diǎn)管理,波形編輯和瀏覽)都集成在這個(gè)驗證平臺。
結論
在綜合和仿真方面,EDA供應商是公認的專(zhuān)家;而在物理設計和硬件驗證方面,只有FPGA廠(chǎng)商能設計和提供為芯片專(zhuān)門(mén)優(yōu)化的后端工具。我們的經(jīng)驗是借助于領(lǐng)先EDA供應商的專(zhuān)業(yè)技術(shù)使FPGA設計工具套件為用戶(hù)提供更高的價(jià)值。
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