用低成本FPGA實(shí)現低延遲變化的CPRI

引言

　　無(wú)線(xiàn)TEM（電信設備制造商）正受到布署基站架構的壓力，這就是用更小體積、更低功耗、更低制造成本來(lái)建立，部署和運營(yíng)。達到此目的的關(guān)鍵策略是從基站中分離出RF接收器和功率放大器，用它們來(lái)直接驅動(dòng)各自的天線(xiàn)。這稱(chēng)為射頻拉遠技術(shù)(RRH)。通過(guò)基于SERDES的公共無(wú)線(xiàn)接口(CPRI)將基帶數據傳回到基站。本文主要闡述特定的低延遲變化的設計思想，在低成本FPGA上利用嵌入式SERDES收發(fā)器和CPRI IP（知識產(chǎn)權）核實(shí)現。

　　RRH的部署

　　從“Hotel”基站分離射率(RF)收發(fā)器和功率放大器的優(yōu)點(diǎn)已經(jīng)寫(xiě)得很多了，如圖1所示。但最引人注目的是RRH在功耗、靈活部署、小的固定體積，以及整個(gè)低成本方面的優(yōu)點(diǎn)。

　　圖1 射頻拉遠技術(shù)(RRH)方案

　　隨著(zhù)RRH從基站里分散出來(lái)，運營(yíng)商必須確保能夠校準無(wú)線(xiàn)頭和hotel BTS之間的系統延時(shí)，因為延時(shí)信息是用于系統校準的，必須使整個(gè)來(lái)回行程延時(shí)最短。隨著(zhù)級聯(lián)的RRH，添加了每個(gè)RRH跳的變化，因此這個(gè)要求相應增加，針對單程和來(lái)回行程，CPRI規范處理這些鏈路時(shí)序的精確性。

　　針對低延遲變化的FPGA實(shí)現

　　圖2展示了現有的在傳統SERDES/PCS實(shí)現中的主要功能塊，加亮的部分突出了引起延時(shí)變化的主要部分（如例子中展示的RX路徑）

　　圖2 傳統的CPRI接收器實(shí)現方案

　　延時(shí)變化來(lái)自幾個(gè)單元，諸如模擬SERDES和數字PCS邏輯，以及實(shí)際的軟IP本身。模擬SERDES有相對緊湊的時(shí)序；然而，字對齊和 橋接FIFO是兩個(gè)主要的引起大的延時(shí)變化的原因。提出一個(gè)解決方案前，重要的是理解為什么字對齊和橋接FIFO有這么大的影響。如圖3所示，字對齊功能會(huì )導致多達9位周期的延時(shí)變化，這取決于10位周期內字對齊指針的初始位置。如果10位采樣窗很好地捕獲了對齊字符，例如圖3中的a）那就沒(méi)有延時(shí)。然而如果采樣窗沒(méi)有與字符對齊，導致多達9位周期的延時(shí)，如圖3中的b）所示。

　　圖3 字對齊的延時(shí)變化

　　第二，采用基于SERDES的FPGA混合結構，還需要橋接FIFO（圖4）來(lái)支持時(shí)鐘域的轉換，從高速PCS時(shí)鐘到FPGA時(shí)鐘域，可以引進(jìn)多達2個(gè)并行時(shí)鐘周期的延時(shí)變化。2.488Gbps的速率，PCS時(shí)鐘以十分之一的速率運行，這個(gè)速率產(chǎn)生4ns左右的時(shí)鐘周期。因此，可以看到在FIFO (Tx Rx)的每個(gè)方向有+/-8ns變化的最壞情況，導致總的+/-16ns的變化。

　　圖4 源于橋接FIFO的延時(shí)變化

　　設計者沒(méi)有看到到這些延時(shí)變化時(shí)，這個(gè)情況會(huì )更糟糕。因為它們需要在系統級進(jìn)行補償，以支持多種Tx和GPS服務(wù)。

　　表1對CPRI規范（3.5節）做了延時(shí)變化的比較?？梢院芮宄乜吹阶謱R和橋接FIFO對大的延時(shí)變化起的主要作用，導致來(lái)回行程延時(shí)容差超過(guò)CPRI規范。

　　表1 在原設計中延時(shí)變化的元件

　　一旦確定了問(wèn)題，就可以做一些較小的修改。某些實(shí)現中，通過(guò)訪(fǎng)問(wèn)寄存器的方式可以獲得PCS中字對齊測量得到的延時(shí)信息，可以繞過(guò)時(shí)鐘域FIFO，用FPGA邏輯來(lái)實(shí)現，在系統級可以針對延時(shí)變化進(jìn)行補償。圖5說(shuō)明了具有可補償的關(guān)鍵延時(shí)變化的低延時(shí)設計。

　　圖5 低延遲時(shí)間實(shí)現

　　現在做一個(gè)總結，當使用所推薦的實(shí)現方法時(shí)，引起大的延時(shí)變化的單元消失了，可以利用系統級補償，以確保在傳輸期間預期的延時(shí)。當然模擬SERDES 和IP，或者客戶(hù)設計仍然有延時(shí)，但是已經(jīng)大大改進(jìn)了整個(gè)精確性，現在可以在多跳應用中使用。表2說(shuō)明了在這個(gè)配置中新的延時(shí)變化?，F在時(shí)序滿(mǎn)足了來(lái)回行程CPRI延時(shí)規范，對支持多跳的應用來(lái)說(shuō)是足夠的短。

　　表2 在低延遲實(shí)現中的延時(shí)變化

　　使用FPGA的另外一些優(yōu)點(diǎn)

　　許多年來(lái)FPGA是無(wú)線(xiàn)工業(yè)獲得成功的一部分。從簡(jiǎn)單的粘合邏輯功能到更復雜的功能，例如在如今RRH設計中所需要的數字上變頻、數字下變頻、峰值因子衰減和數字預失真，充分利用了FPGA的靈活性和產(chǎn)品快速上市的優(yōu)點(diǎn)。支持CPRI互聯(lián)的特性，諸如嵌入式DSP塊、嵌入式存儲器和高速串行I/O (SERDES)的特性已與無(wú)線(xiàn)設備供應商的新需求完美地吻合?，F在基站設計者可以在低成本、低功耗可編程平臺上，如用Lattice ECP3 FPGA集成系統級的功能。

　　總結

　　遠程基站拓撲結構為系統供應商提供了許多優(yōu)點(diǎn)，FPGA對實(shí)現這些需要是理想的方法。因此，使用可編程、低功耗、低成本中檔FPGA解決方案是下一代BTS開(kāi)發(fā)的最好的方法。

發(fā)布者：小宇