IIR數字濾波器的FPGA仿真與實(shí)現

數字濾波器是實(shí)現數字濾波的核心器件。常用的數字濾波器有FIR數字濾波器和IIR數字濾波器。文章介紹了一種基于EDA技術(shù)中的模塊化設計思想，采用VHDL硬件描述語(yǔ)言對IIR數字濾波器中的一些關(guān)鍵電路模塊進(jìn)行設計,最終在FPGA上實(shí)現IIR 數字濾波器的方法[1]。

1 IIR數字濾波器硬件設計原理

1.1 數字濾波器的原理

數字濾波器的功能是完成信號濾波處理，是用有限精度算法實(shí)現離散時(shí)間線(xiàn)性非時(shí)變系統[2]。一個(gè)數字濾波器的系統函數H(z)可以表示為：
　　

　　直接由H(z)得出表示輸入輸出關(guān)系的常系數線(xiàn)性差分方程為：


式中ai、bj-1為濾波系數，當bj-1均為零時(shí)，該濾波器為FIR數字濾波器，當bj-1不均為零時(shí)，則為IIR數字濾波器。

1.2 IIR數字濾波器的硬件實(shí)現方案比較

濾波器的實(shí)現主要包括兩大類(lèi)：采用TMS320系列DSP芯片實(shí)現和采用PLD器件實(shí)現(主要包括FPGA和CPLD)。利用PLD器件實(shí)現時(shí)，可以采用硬件乘加模塊，從而使其運算速度比采用DSP器件快很多。因此基于FPGA的自編程實(shí)現方式成了濾波器實(shí)現的首選[3]。以下簡(jiǎn)要介紹IIR數字濾波器的設計方案和基于FPGA的實(shí)現方法[4]。

方案一：直接相乘累加式

對于二階的IIR數字濾波器，其差分方程為：

　　因此可用5個(gè)硬件乘法器和4個(gè)硬件加法器來(lái)實(shí)現，采用這種方法對于高階的IIR數字濾波器的FPGA的設計來(lái)說(shuō)是比較耗費資源的。

方案二：基于ROM查找表的VHDL結構化設計[5]

濾波器實(shí)現的主要任務(wù)是完成乘累加運算，采用ROM查找表方法可以避免使用硬件乘法器。由二階IIR濾波器的差分方程可以看出：yn僅取決于變量xn、xn-1、xn-2、yn-1和yn-2，因此可將a0、a1、a2、b0、b1的所有部分積存儲在ROM中，而以變量xn、xn-1、xn-2、yn-1和yn-2作為ROM的地址，從中選出對應的值，從而得到yn。

此方法避免了占主要運算量的乘法運算，節省了FPGA硬件資源，但使用不夠靈活。特別是當階數比較大時(shí)，更改ROM內的數據十分不便。

方案三：改進(jìn)型設計

結合直接相乘累加式和ROM查表法的優(yōu)點(diǎn)，用1個(gè)5路8位×1位的乘法器在8個(gè)時(shí)鐘周期內實(shí)現。其實(shí)現結構如圖1所示。

　　圖1中的X(n)與各自的系數的最高位相乘后，送入累加器相加后將和左移一位，以實(shí)現乘2運算。下一個(gè)時(shí)鐘，寄存器內數據與系數的次高位相乘，再送入累加器，然后再左移一位。接下來(lái)的6個(gè)時(shí)鐘進(jìn)行類(lèi)似的操作。第8個(gè)時(shí)鐘后，將累加器所得數據輸出即得到y(n)，對累加器清零，接著(zhù)再進(jìn)行下一次運算。

比較3種方案，方案三實(shí)現較為方便簡(jiǎn)潔，在節省了FPGA硬件資源的同時(shí)，使得設計靈活，設計周期大為縮短，本設計即采用方案三來(lái)實(shí)現IIR數字濾波器。

2 IIR數字濾波器的具體實(shí)現和仿真

二階級聯(lián)法用于實(shí)現IIR數字濾波器硬件電路的應用是極為廣泛的，為此本文首先實(shí)現數字濾波器的二階節，然后用二階節的級聯(lián)實(shí)現更高階的濾波器。

2.1 IIR數字濾波器二階節的FPGA實(shí)現

IIR數字濾波器的二階節電路采用模塊化設計，把二階節分為延時(shí)模塊和補碼乘加模塊，其中補碼乘加模塊是設計的核心。

2.1.1 延遲模塊

延遲模塊功能是在clk時(shí)鐘作用下將差分方程的各x、y值延遲一個(gè)時(shí)鐘以實(shí)現一次延時(shí)運算，即當延時(shí)模塊輸入為x(n)和y(n)時(shí)，經(jīng)過(guò)延時(shí)后輸出x(n)、x(n-1)、x(n-2)、y(n-1)和y(n-2) ,然后將輸出送到補碼乘加模塊運算。

2.1.2 補碼乘加模塊

補碼乘加模塊主要是用方案三的方法實(shí)現輸入序列{x(n)}、{y(n)}與系數ai、bi分別相乘后再相加的過(guò)程，即實(shí)現。為了避免過(guò)多地使用乘法器，本設計中乘加單元(MAC)的乘法器采用陣列乘法器，以提高運算速度。

2.1.3 二階節的頂層模塊設計

頂層模塊設計采用原理圖輸入方法，將延遲模塊和補碼乘加模塊加入到系統中，并加入相應的輸入輸出引腳構成IIR濾波器的二階節。

2.1.4 二階節的系統仿真與結果分析

本次設計的二階節的輸入端x(n)寬為8位，可接8位AD轉換輸出的數據，輸出y(n)為16位數據。將實(shí)現的二階節在QuartusII中進(jìn)行編譯綜合后，在波形圖中分別給定不同的濾波器系數和輸入不同的序列時(shí)，進(jìn)行了波形仿真，這里給出其中的一個(gè)仿真波形如圖2所示(圖2是實(shí)現系統函數為：H(z)=(5+5z-1+5z-2)/(1-z-1-z-2) 的二階節的波形圖，其中a0、a1、a2、b0、b1為濾波器系數，xn為輸入序列，yn為輸出序列)。

下面將對用FPGA實(shí)現的二階節時(shí)序波形仿真值和用Matlab對二階節的仿真結果相比較，分別對在輸入序列相同、但濾波器系數不同和濾波器系數相同、但輸入序列不同等幾種情況分別進(jìn)行了比較，比較結果如表1所示。

　　由表1可以看出所設計的二階節在不同系數和不同輸入情況下的FPGA仿真值和由Matlab計算值基本一致，說(shuō)明采用方案三設計的二階節達到了設計要求。此外，表中仿真值與計算值有所偏差，而且隨著(zhù)值的增大偏差越來(lái)越大，這是由于輸入位寬僅為8位的有限精度運算所引起的截斷誤差所致，要解決這一問(wèn)題可以通過(guò)增加二進(jìn)制位數來(lái)提高系統運算精度。

2.2 高階IIR數字濾波器的FPGA實(shí)現

要實(shí)現一個(gè)高階IIR數字濾波器，如果采用直接型結構實(shí)現，需要的乘法器和延遲單元相對較多，而且分子和分母的系數相差很大，因此需要較多的二進(jìn)制位數才能實(shí)現相應的精度要求。而采用二階節級聯(lián)實(shí)現，一方面各基本節的零極點(diǎn)可以很方便地單獨進(jìn)行調整，另一方面可以降低對二進(jìn)制位數的要求，因此選用級聯(lián)結構。下面以四階IIR數字濾波器為例來(lái)說(shuō)明高階濾波器的實(shí)現。

2.2.1 四階IIR濾波器的實(shí)現

四階IIR數字濾波器需要采用2個(gè)二階節級聯(lián)構成。其系統構成原理圖如圖3所示。圖中busconv模塊為總線(xiàn)轉換模塊，作用是將16位數據轉換為8位數據輸出。


2.2.2 四階IIR濾波器的仿真波形和結果分析

四階濾波器輸入端x(n)寬為8位，輸出y(n)為16位數據。與二階節一樣將四階濾波器在QuartusII中進(jìn)行編譯綜合并進(jìn)行了時(shí)序波形仿真。在仿真中，設定的輸入序列xn為{1,2,3,4,5}，輸出為YN。第1個(gè)二階節IIR2(1)的系數為：A00=1,A01=2,A02=1,B00=1,B01=1,第2個(gè)二階節IIR2(2)系數為：A10=1,A11=1,A12=2,B10=1,B11=2，即實(shí)現的四階濾波器的系統函數為：


同樣將用FPGA實(shí)現的四階IIR濾波器時(shí)序仿真值與用Matlab仿真值進(jìn)行了比較，如表2所示。因為采用二階節級聯(lián)，這里僅給出一組比較，其他情況與二階節相同。

　　由表2可見(jiàn)仿真結果與計算結果一致，且在不同的濾波器系數和不同輸入序列時(shí)所得出的結果與Matlab仿真值都一致，說(shuō)明采用2個(gè)二階節級聯(lián)實(shí)現四階IIR數字濾波器達到了設計要求。同樣由于二階節存在有限精度引起的截斷誤差，四階濾波器也存在截斷誤差。

本文采用改進(jìn)型方法在FPGA上成功實(shí)現了IIR數字濾波器，這種方法優(yōu)點(diǎn)是不但減少了硬件乘法器的數量，節省了硬件資源，而且避免了系數發(fā)生變化時(shí)ROM中數據更改不方便的問(wèn)題。缺點(diǎn)是在時(shí)間上付出了一定代價(jià)。在實(shí)際應用中可根據不同的階數、精度等要求，通過(guò)修改IIR數字濾波器外圍參數改變?yōu)V波器的頻率響應以實(shí)現任意階數濾波器，并且可以根據不同要求選擇在不同規模的FPGA上加以實(shí)現。