TD-LTE綜合測試儀表關(guān)鍵模塊的研究與實(shí)現

正交頻分復用技術(shù)[1]（OFDM）由于頻譜利用率高、易于實(shí)現等優(yōu)點(diǎn)，在現代無(wú)線(xiàn)通信領(lǐng)域得到了廣泛的應用。在TD-LTE中，下行鏈路采用的就是OFDM技術(shù)。

TD-LTE物理下行鏈路需要進(jìn)行一系列的算法操作，其中IFFT變換是必不可少的。由于做FFT和IFFT變換會(huì )占用較多的資源，從目前的硬件處理速度來(lái)看，不可能完全靠DSP完成這些算法，所以在設計中一般采用DSP＋FPGA的信號處理核心[2]。其中由DSP完成靈活多變和計算量不大的運算，由FPGA完成快速和固定的較大計算量的運算[3]，這樣就可以同時(shí)發(fā)揮DSP和FPGA的優(yōu)點(diǎn)。本文基于TD-LTE無(wú)線(xiàn)終端綜合測試儀表項目的開(kāi)發(fā)，提出了使用FPGA實(shí)現基帶信號發(fā)送的方案，并進(jìn)行了相關(guān)的研究。

1 OFDM調制原理

TD-LTE系統采用OFDMA作為下行鏈路的多址方式，如圖1所示。


1.1 子載波映射

子載波映射形式有集中式(Localized)[3]和分布式(Distributed)兩種。下行鏈路使用的是集中式映射形式。


2 硬件實(shí)現與優(yōu)化方案

2.1 基帶信號發(fā)送模塊的硬件實(shí)現

基帶信號發(fā)送在基帶板中最關(guān)鍵的部分是做IFFT變換，在硬件實(shí)現過(guò)程中涉及到與DSP以及中頻、射頻的接口問(wèn)題，所以圍繞IFFT變換，周?chē)€要增加一些必需的模塊。TD-LTE無(wú)線(xiàn)終端綜合測試儀表中基帶信號發(fā)送模塊的硬件實(shí)現如圖3所示。

McBSP接口間傳輸的信號是幀同步信號(fsx)和32 bit的數據信號（dx）以及時(shí)鐘信號（clkx）。在本系統中采用的fsx和dx的延遲是兩個(gè)時(shí)鐘。FPGA中的McBSP接口通過(guò)移位寄存器和緩沖寄存器完成數據的接收，將串行的比特流轉換成32 bit寬的并行數據。

將McBSP接口接收的數據導入McBSP_READ模塊，在控制信息的控制下，對數據完成相應的子載波映射后，存入兩片形成乒乓操作的RAM。

2.1.2 I2C接口設計

I2C總線(xiàn)協(xié)議規定，在 SDA上發(fā)送數據，每個(gè)字節必須為8 bit，首先傳輸的是字節的最高位（MSB），每次傳輸的字節數不受限制。主機發(fā)送起始條件后，首先發(fā)送一個(gè)7 bit的從機地址，緊接著(zhù)發(fā)送1 bit的數據傳輸方向位（R/W）以指示是由從器件讀取數據還是把數據寫(xiě)入從器件。數據傳輸由主機產(chǎn)生的停止條件結束，完整的數據傳輸時(shí)序如圖5所示。


2.1.3 IFFT變換

IFFT變換是基帶信號發(fā)送的關(guān)鍵模塊，本系統使用的IFFT變換點(diǎn)數N等于2 048。IFFT的實(shí)現是調用IPcore[5]，通過(guò)對表2中幾種算法的綜合比較，最終采用的是Pipelined stresming I/O 型，可以滿(mǎn)足連續數據流的處理，且速度較快，但是會(huì )比突發(fā)類(lèi)型（Burst）占用更多的資源。


2.1.4 系統定時(shí)模塊的設計

系統定時(shí)（TIMER）是整個(gè)系統重要的模塊。主要功能是以系統時(shí)鐘122.88 MHz為基準，對LTE系統的幀以及時(shí)隙定時(shí)。一方面通過(guò)發(fā)送子幀中斷和幀中斷信號控制DSP子幀以及幀的發(fā)送；另一方面要對FPGA中的DDR2 SDRAM進(jìn)行控制，進(jìn)而完成對TX模塊的控制，以保證基帶信號的發(fā)送滿(mǎn)足標準中的規定。

2.1.5 中頻、射頻模塊

TX模塊后的數據進(jìn)入中頻，在中頻進(jìn)行IQ調制，之后對IQ調制后的數據進(jìn)行CIC插值，以122.88 MHz的D/A采樣速率輸出，在頻域上將信號調制到中心頻率為30.72 MHz，帶寬為所需的相應帶寬。在射頻（RF）中，進(jìn)行混頻操作，將數據調到2.4 GHz的載波上。之后通過(guò)天線(xiàn)發(fā)送數據。

2.2 硬件實(shí)現中的優(yōu)化方案

2.2.1 系統設計優(yōu)化

由于基帶信號的發(fā)送需要滿(mǎn)足多種帶寬的需求，相應的子載波數和子載波映射的位置都會(huì )不同，因此本系統中提出了將DSP的控制信息通過(guò)I2C總線(xiàn)傳到FPGA中，這樣FPGA收到控制信息后，在McBSP_READ模塊中進(jìn)行相應的子載波映射操作，并將映射后的數據送到RAM中。

同時(shí)無(wú)線(xiàn)幀的發(fā)送也要滿(mǎn)足相應的上下行鏈路配置，如表3所示。FPGA通過(guò)I2C總線(xiàn)接收DSP的控制信息后，控制TX模塊進(jìn)行相應的發(fā)送控制。

2.2.2 存儲資源優(yōu)化

由于IFFT連續變換后的數據量很大，如果用RAM存儲數據，則會(huì )占用很多的FPGA邏輯資源，而基帶板中DDR2 SDRAM空間很大。故在本系統中，IFFT變換后通過(guò)MIG接口將數據導入DDR2 SDRAM中，這樣可以節省很多邏輯資源，DDR2 DRAM存儲模型如圖6所示。之后通過(guò)系統定時(shí)（TIMER）對DDR2 SDRAM的數據讀取進(jìn)行控制，將數據發(fā)送到TX模塊中。


3 硬件平臺搭建與測試

3.1 下載代碼到芯片中進(jìn)行實(shí)際測試結果

用Verilog HDL[6]編寫(xiě)testbench仿真驗證無(wú)誤后，用ISE10.1將FPGA程序下載到基帶板上的XILINX XC5VSX95T芯片中，然后使用CCS軟件將DSP的相應程序下載到TMS320C6455ZTZ芯片中。本硬件平臺中DSP發(fā)送25個(gè)資源塊（RB），在DSP中設置軟復位，對FPGA進(jìn)行復位控制。用chipscope觀(guān)察的從TX模塊輸出信號波形如圖7所示。

圖7中，tx_flag信號為高電平時(shí)表示輸出I_DATA_OUT和Q_DATA_OUT有效，I_DATA_OUT是IFFT變換后的實(shí)部，Q_DATA_OUT是虛部。

3.2 中頻信號在頻譜儀中的捕捉

基帶板的數據通過(guò)FPGA的引腳發(fā)送到中頻板中，在中頻板中進(jìn)行IQ調制，將頻譜搬移到中心頻率30.72 MHz上，且帶寬約為5 MHz，中心頻率在30.72 MHz上，帶寬約為4.5 MHz，幅度在-25 DBm，已滿(mǎn)足需求。
本文介紹了TD-LTE下行鏈路OFDM調制，并重點(diǎn)介紹了子載波映射和基帶信號生成的原理。然后基于TD-LTE無(wú)線(xiàn)終端綜合測試儀表的開(kāi)發(fā)，提出了本系統中的基帶信號發(fā)送設計流程。具體介紹了McBSP模塊、系統定時(shí)模塊、IFFT變換、DDR2 SDRAM等關(guān)鍵模塊，然后在系統設計思路和硬件資源上提出了優(yōu)化方案。在仿真正確后，基于基帶板和中頻板，使用chipscope實(shí)際捕捉波形。最后在中頻板中通過(guò)頻譜儀分析了頻譜，進(jìn)一步驗證了FPGA實(shí)現基帶信號發(fā)送的正確性。