數字信號處理的FPGA實(shí)現方法

DSP正在成為一種幾乎無(wú)處不在的技術(shù)，不僅應用在眾多消費電子、汽車(chē)與電話(huà)產(chǎn)品中，而且也進(jìn)入越來(lái)越先進(jìn)的設備。

諸如無(wú)線(xiàn)基站、雷達信號處理、指紋識別以及軟件無(wú)線(xiàn)電等應用都要求極高的處理能力。這些新類(lèi)型的高性能DSP應用推動(dòng)獨立處理器的性能走高，而為了提升性能，硬件解決方案也在不斷發(fā)展。

在90年代初，設計者面臨的挑戰是，如何采用多個(gè)處理器以匯聚更多的處理能力，從而滿(mǎn)足他們的性能要求。但是在協(xié)調多個(gè)處理器的功能時(shí)，系統級設計變得極為困難，更不用說(shuō)這種方法既昂貴又浪費資源。

當第一種實(shí)現DSP的FPGA出現時(shí)，DSP設計者開(kāi)始利用這種器件來(lái)支援處理器的能力。在這種方法中，FPGA通過(guò)加速DSP算法的關(guān)鍵部分(這對性能至關(guān)重要)，可以補充處理器的不足。

今天的專(zhuān)用FPGA，如Xilinx公司的Virtex 4或Altera公司的Stratix II等蘊藏著(zhù)巨大的潛力，可通過(guò)并行化來(lái)提
高性能。的確，DSP專(zhuān)用FPGA技術(shù)已顯示出可提供比其它實(shí)現方案高100倍的性能優(yōu)勢(表1)。

因此，在FPGA中包含一顆標準DSP的情況變得因此，越來(lái)越普遍，而且預計以此種方式來(lái)使用FPGA
的設計將迅速增加。

設計挑戰

不過(guò)，伴隨著(zhù)這種強大的硬件能力，設計者面臨如何有效實(shí)現這些基于FPGA的DSP系統的問(wèn)題。這種大型的復雜設計對傳統的DSP設計方法提出了挑戰。這在很大程度上是因為以下事實(shí)，即在DSP應用中，傳統的FPGA設計流程沒(méi)有充分利用一個(gè)高效設計流程的兩個(gè)關(guān)鍵要素：綜合技術(shù)與可移植IP。

那些利用綜合技術(shù)來(lái)設計ASIC的人都很清楚綜合技術(shù)的優(yōu)勢。對基于FPGA的DSP來(lái)說(shuō)，該技術(shù)是關(guān)鍵，它使設計進(jìn)入處于高級的抽象水平并能自動(dòng)探索面積與性能之間的折衷?？焖僭O計進(jìn)入與高抽象水平及自動(dòng)化的結合，不僅能提供單一的設計示例，而且還能提供各種可供選擇的實(shí)現結果。

對于性能優(yōu)先于面積的應用來(lái)說(shuō)，它可能需要包含數百個(gè)乘法器的實(shí)現方案。這種方法將具有很快的速度，但也會(huì )消耗大量硅片面積。同樣，對于那些對面積更敏感的應用來(lái)說(shuō)，實(shí)現方案應使用性能較低、數量較少的乘法器，以得到占位面積更小的結果。這些類(lèi)型的折衷對基于FPGA的高級DSP的開(kāi)發(fā)來(lái)說(shuō)至關(guān)重要，因而要求有功能強大的工具。

高效DSP開(kāi)發(fā)的另一個(gè)關(guān)鍵要素是擁有恰當的構建模塊或IP。適合于這些應用的IP具有兩個(gè)主要屬性：可擴展性與可移植性。與適用性相對較低的同類(lèi)IP相比，可擴展IP使設計者無(wú)需犧牲效率即能構建定制IP功能。新功能模塊是高效的，因為在后續的綜合過(guò)程中，未用的或不必要的部分將被優(yōu)化掉。

可移植性也能保證效率。DSP設計者必須能在設計出算法以后，無(wú)需進(jìn)行修改即可在任何FPGA供應商的產(chǎn)品上運行它們。這種可移植性將提供極大的效率與自由度，以方便選擇一種最佳實(shí)現方案。

DSP驗證也構成挑戰。當驗證DSP時(shí)，信號調試與分析變得更復雜，并不僅僅限于檢查時(shí)域、頻域曲線(xiàn)及散布圖。由于數字信號的特征取決于其采樣時(shí)間和離散幅度，DSP驗證工具必須能有效定義及操作多速率DSP應用中的時(shí)間。

此外，它們還必須易于從全精度浮點(diǎn)仿真轉換到有限字長(cháng)定點(diǎn)仿真。同時(shí)，它們還需要一種用于對DSP算法進(jìn)行建模的語(yǔ)言，包括對時(shí)間、定點(diǎn)資源與并行性等概念的本地支持。

整合方法

設計技術(shù)方面的最新進(jìn)展為解決DSP設計者的獨特挑戰提供了令人興奮的解決方案。由Mathworks公司提供的Simulink是一種基于數學(xué)模型的系統設計環(huán)境，為DSP設計者提供了強大的建模與仿真功能。該環(huán)境能處理多速率離散時(shí)間定義與管理以及單源浮點(diǎn)仿真等DSP問(wèn)題。對于FPGA實(shí)現來(lái)說(shuō)，DSP綜合是一項將DSP驗證與最佳DSP實(shí)現鏈接在一起的關(guān)鍵創(chuàng )新。借助嵌入在Synplify DSP工具中的能力，設計者可以采用一種自動(dòng)式且獨立于器件的方法來(lái)檢查實(shí)現過(guò)程的折衷并完成目標映射。將DSP綜合與Simulink聯(lián)合使用，可將系統架構師與硬件設計師的專(zhuān)長(cháng)整合到一個(gè)公共環(huán)境中。系統架構師可以為Simulink創(chuàng )建一個(gè)獨立于供應商的模型，使設計進(jìn)入點(diǎn)保持在純算法層面，從而將他的注意力集中在更高層次的設計功能上。

當模型轉交給硬件設計師時(shí)，規范沒(méi)有任何架構含義。只要建模環(huán)境中的DSP驗證工具允許無(wú)縫集成綜合引擎，硬件設計師無(wú)需修改驗證源就可檢查架構方面的折衷。由于驗證源保持一致，所以系統架構師不用擔心硬件實(shí)現問(wèn)題，而硬件設計師也不必費勁地去研究DSP算法規范。此外，這還能保證設計完整性與最優(yōu)化，并提高兩個(gè)團隊成員的工作效率。該設計方法的關(guān)鍵是采用通用DSP庫。供應商專(zhuān)有的IP會(huì )使算法設計陷入到不必要的實(shí)現細節中。采用一個(gè)與架構參數無(wú)關(guān)的通用DSP功能庫，設計將根據高層規范來(lái)產(chǎn)生輸出。借助一個(gè)高層功能庫，甚至與DSP功能有關(guān)的延時(shí)也能被推遲到架構優(yōu)化階段來(lái)處理。這是通過(guò)DSP綜合來(lái)完成的。諸如DSP綜合、Simulink及可移植庫等創(chuàng )新都是改進(jìn)DSP設計的關(guān)鍵元素，但將這些能力集成到一個(gè)總的方法
學(xué)中也非常關(guān)鍵。最佳的DSP設計流程可為現有設計能力增加通用庫以及整合DSP綜合與Simulink的能力(參見(jiàn)圖2)。在設計規范時(shí)，系統架構師只需在純粹的算法抽象層面上操作。通過(guò)使用功能塊，設計師可用類(lèi)似的DSP概念來(lái)捕獲算法。

在設計流程的后期，由于Simulink具有DSP驗證環(huán)境特性，算法驗證因而變得非常容易?？梢暬?、調試以及內置的加速器等能力使設計者更容易實(shí)現離散時(shí)間設計的快速仿真。

這種設計方法的引擎就是DSP綜合，它決定了面積、性能等系統級目標。這個(gè)步驟旨在創(chuàng )造出一種能消耗最少的資源并達到所需性能的架構。通過(guò)采用折疊、系統范圍重定時(shí)以及增加延時(shí)等適當的系統級優(yōu)化技術(shù)，DSP綜合能滿(mǎn)足系統級性能目標。所得到的架構可由獨立于供應商的可綜合RTL代碼來(lái)生成。由于設計保留了獨立于供應商的特性，RTL綜合工具的全部能力可以被用于執行進(jìn)一步的設計優(yōu)化。

與傳統設計流程相比，上述DSP設計方法具有明顯的優(yōu)勢。隨著(zhù)設計規模增大，僅是由于其無(wú)延時(shí)的算法及無(wú)需時(shí)間來(lái)同步多條路徑，DSP綜合流程就超過(guò)了傳統方法。比較DSP綜合與傳統流程的設計結果表明，即使在不同的優(yōu)化情況下，前者也一樣有改進(jìn)。當在DSP綜合期間不執行高級優(yōu)化時(shí)，所得到的任何優(yōu)化主要歸功于RTL綜合。即使沒(méi)有DSP綜合優(yōu)化，在所有測試電路中采用的邏輯單元數量也會(huì )一如既往地減少，而性能也會(huì )得到改善。

我們需要考慮幾種不同的優(yōu)化情況。當允許進(jìn)行資源共享時(shí)，常常希望在資源利用上有明顯的改進(jìn)，即使以犧牲某些性能為代價(jià)。測試電路已經(jīng)證明了這一點(diǎn)，即以性能的明顯下降為代價(jià)可以顯著(zhù)減少消耗的資源。這種優(yōu)化技術(shù)最適合在資源有限但允許性能有一定下降的情況下使用。重定時(shí)優(yōu)化技術(shù)是增強DSP綜合結果的另一個(gè)選項。采用這種方法時(shí)，盡管可能要以消耗更多的資源為代價(jià)，但與單獨的DSP綜合及傳統設計方法相比，性能將有顯著(zhù)提升。

為達到定時(shí)目的，一些DSP綜合解決方案在架構層上重新分配寄存器并引入一些管道。采用門(mén)級重定時(shí)可以補充這種高級定時(shí)，兩者的結合使用將獲得最佳的優(yōu)化結果，且無(wú)需增加任何資源即可獲得明顯的性能改進(jìn)。