FPGA設計中毛刺產(chǎn)生原因及消除

在FPGA的設計中，毛刺現象是長(cháng)期困擾電子設計工程師的設計問(wèn)題之一, 是影響工程師設計效率和數字系統設計有效性和可靠性的主要因素。由于信號在FPGA的內部走線(xiàn)和通過(guò)邏輯單元時(shí)造成的延遲,在多路信號變化的瞬間，組合邏輯的輸出常常產(chǎn)生一些小的尖峰，即毛刺信號，這是由FPGA 內部結構特性決定的。毛刺現象在FPGA的設計中是不可避免的，有時(shí)任何一點(diǎn)毛刺就可以導致系統出錯,尤其是對尖峰脈沖或脈沖邊沿敏感的電路更是如此。

任何組合電路、反饋電路和計數器都可能是潛在的毛刺信號發(fā)生器，但毛刺并不是對所有輸入都有危害，如觸發(fā)器的D輸入端，只要毛刺不出現在時(shí)鐘的上升沿并滿(mǎn)足數據的建立保持時(shí)間，就不會(huì )對系統造成危害。而當毛刺信號成為系統的啟動(dòng)信號、控制信號、握手信號，觸發(fā)器的清零信號(CLEAR)、預置信號(PRESET)、時(shí)鐘輸入信號(CLK)或鎖存器的輸入信號時(shí)就會(huì )產(chǎn)生邏輯錯誤。在實(shí)際設計過(guò)程中，應盡量避免將帶有毛刺的信號直接接入對毛刺敏感的輸入端上，對于產(chǎn)生的毛刺，應仔細分析毛刺的來(lái)源和性質(zhì)，針對不同的信號，采取不同的解決方法加以消除。

因此，克服和解決毛刺問(wèn)題對現代數字系統設計尤為重要。本文從FPGA的原理結構的角度探討了產(chǎn)生毛刺的原因及產(chǎn)生的條件，在此基礎上，總結了多種不同的消除方法，在最后結合具體的應用對解決方案進(jìn)行深入的分析。

　　1毛刺產(chǎn)生的原因

以圖1的例子分析毛刺產(chǎn)生的起因：圖1是一個(gè)3位同步加法計數器，當使能端為高電平時(shí)，在每個(gè)時(shí)鐘上升沿時(shí)刻，QA ,QB,QC從000逐步變到111，進(jìn)入到全1狀態(tài)后，進(jìn)位輸出端輸出半個(gè)時(shí)鐘脈沖寬度的高電平，但從圖2仿真結果中可以看到在011變化到100時(shí)刻ROC出現了尖脈沖，即毛刺。

以Xilinx的FPGA為例分析其內部結構，如圖3所示[2]。

FPGA芯片是由可構造的輸入輸出塊(Input/OutputBlock，IOB)、可構造邏輯塊(Cinfigur able Logic Block，CLB)和可編程連線(xiàn)資源(Programmable Interconnect Array，PIA)3種可構造單元構成的。IOB位于芯片內部四周，在內部邏輯陣列與外部芯片封裝引腳之間提供一個(gè)可編程接口，他主要由邏輯門(mén)、觸發(fā)器和控制單元組成。CLB組成了FPGA的核心陣列，能完成用戶(hù)指定的邏輯功能;每個(gè)CLB主要有一個(gè)組合邏輯、幾個(gè)觸發(fā)器、若干個(gè)多選一電路和控制單元組成;PIA位于芯片內部的邏輯塊之間，經(jīng)編程后形成連線(xiàn)網(wǎng)絡(luò )，用于芯片內部邏輯間的相互連接，并在他們之間傳遞信息。從圖3中可以看出，對于不同的輸入1、2，到邏輯塊(M)的走線(xiàn)可能是不同的，這就造成了輸入信號的延遲，假設1、2同時(shí)變化，由于延遲的存在，到達M時(shí)就有先有后(這種現象稱(chēng)為競爭)，在邏輯輸出端就可能會(huì )有險象(也稱(chēng)冒險)，即產(chǎn)生了毛刺。在上述例子中的011狀態(tài),假設QA與QB同時(shí)從1變化到0，而QC提前了2 ns從0變到1 ，產(chǎn)生一個(gè)2 ns的高電平，這就是毛刺。也就是說(shuō)，在FPGA設計中,毛刺產(chǎn)生的根本原因是信號在芯片內部走線(xiàn)時(shí)產(chǎn)生的延遲。

　　2毛刺產(chǎn)生的條件

借助同樣的例子來(lái)分析毛刺產(chǎn)生的條件。QA,QB,QC在每一個(gè)時(shí)鐘上升沿同時(shí)發(fā)生翻轉，但實(shí)際中由于延遲的存在，并不能保證QA,QB,QC到D觸發(fā)器的布線(xiàn)長(cháng)短一致。如果QC比Q A,QB提前了2 ns，這就形成了2 ns的全1狀態(tài)，稱(chēng)為“假象全1”，進(jìn)而導致進(jìn)位輸出產(chǎn)生一個(gè)尖脈沖。值得注意的是，在3變到4即011到100時(shí)，3位中有2位同時(shí)發(fā)生翻轉，即在同一時(shí)刻有大于一個(gè)的信號發(fā)生改變。由于延遲的作用，多個(gè)信號到達終點(diǎn)的時(shí)間有先有后，形成了競爭，由競爭產(chǎn)生的錯誤輸出就是毛刺。所以,毛刺發(fā)生的條件就是在同一時(shí)刻有多個(gè)信號輸入發(fā)生改變。

　3消除毛刺的方法

知道了毛刺產(chǎn)生的條件，就可以通過(guò)改變設計，破壞其條件來(lái)減少毛刺的發(fā)生。例如，利用格雷碼計數器每次輸出只有一位跳變的特性，代替普通的二進(jìn)制計數器，避免了毛刺的產(chǎn)生[3]。還可以對電路進(jìn)行改進(jìn)，以消除毛刺對系統的影響。下面對各種方法做分別介紹：

3.1利用冗余項法

利用冗余項消除毛刺有2種方法：代數法和卡諾圖法，兩者都是通過(guò)增加冗余項來(lái)消除險象，只是前者針對于函數表達式而后者針對于真值表。以卡諾圖為例，若兩個(gè)卡諾圓相切，其對應的電路就可能產(chǎn)生險象。因此，修改卡諾圖，在卡諾圖的兩圓相切處增加一個(gè)圓，以增加多余項來(lái)消除邏輯冒險。但該法對于計數器型產(chǎn)生的毛刺是無(wú)法消除的。

3.2采樣法

由于冒險多出現在信號發(fā)生電平跳變的時(shí)刻，即在輸出信號的建立時(shí)間內會(huì )產(chǎn)生毛刺，而在保持時(shí)間內不會(huì )出現，因此，在輸出信號的保持時(shí)間內對其進(jìn)行采樣，就可以消除毛刺信號的影響，常用的采樣方法有2種:一種使用一定寬度的高電平脈沖與輸出相與，從而避開(kāi)了毛刺信號，取得輸出信號的電平值。這種方法必須保證采樣信號在合適的時(shí)間產(chǎn)生，并且只適用于對輸出信號時(shí)序和脈沖寬度要求不嚴的情況。另一種更常見(jiàn)的方法叫鎖存法，是利用D觸發(fā)器的輸入端D對毛刺信號不敏感的特點(diǎn)，在輸出信號的保持時(shí)間內，用觸發(fā)器讀取組合邏輯的輸出信號。由于在時(shí)鐘的上升沿時(shí)刻，輸出端Q=D，當輸入的信號有毛刺時(shí)，只要不發(fā)生在時(shí)鐘的上升沿時(shí)刻，輸出就不會(huì )有毛刺。這種方法類(lèi)似于將異步電路轉化為同步電路，實(shí)現簡(jiǎn)單，但同樣會(huì )涉及到時(shí)序問(wèn)題。

3.3吸收法

由于產(chǎn)生的毛刺實(shí)際上是高頻窄脈沖，故增加輸出濾波，在輸出端接上小電容C就可以濾除毛刺。但輸出波形的前后沿將變壞，在對波形要求較嚴格時(shí)，應再加整形電路，該方法不宜在中間級使用。

3.4延遲法

因為毛刺最終是由于延遲造成的，所以可以找出產(chǎn)生延遲的支路。對于相對延遲小的支路，加上毛刺寬度的延遲可以消除毛刺。但有時(shí)隨著(zhù)負載增加，毛刺會(huì )繼續出現，而且，當溫度變化，所加的電壓變化或要增加邏輯門(mén)時(shí)，所加的延遲是不同的，必須重新設計延遲線(xiàn)，因而這種方法也是有局限性的。而且采用延遲線(xiàn)的方法產(chǎn)生延遲會(huì )由于環(huán)境溫度的變化而使系統可靠性變差。

3.5硬件描述語(yǔ)言法

這種方法是從硬件描述語(yǔ)言入手，找出毛刺產(chǎn)生的根本原因，改變語(yǔ)言設計，產(chǎn)生滿(mǎn)足要求的功能模塊，來(lái)代替原來(lái)的邏輯功能塊。在圖1電路中，一個(gè)3位計數器可能會(huì )在011到100和101到110發(fā)生跳變時(shí)產(chǎn)生毛刺，究其原因是因為一次有2位發(fā)生跳變，可以采用VHDL語(yǔ)言對計數器編寫(xiě)如下，產(chǎn)生的計數模塊代替原來(lái)普通的計數器。

注意在新的計數器中，每次狀態(tài)發(fā)生改變時(shí)Q0,Q1,Q2 只有1位發(fā)生跳變，從根本上消除了毛刺。但計數器的輸出狀態(tài)沒(méi)有規律,不便于其他電路利用。如果希望計數器的輸出狀態(tài)有規律變化以便其他電路使用,可以考慮采用雙輸出電路,一路是單信號輸出,一路是正常計數輸出。這種方法從根本上消除了毛刺產(chǎn)生的根源,具有普遍的意義，對系統也不會(huì )產(chǎn)生影響，是最為可靠的方法，其不利之處是這種方法對VHDL語(yǔ)言要求比較高,必須對電路的工作狀態(tài)及其轉變有全面的分析和掌握,而隨著(zhù)電路的復雜度提高，毛刺產(chǎn)生的來(lái)源繁雜，實(shí)現起來(lái)比較困難。

對于一般情況下產(chǎn)生的毛刺，可以嘗試用D觸發(fā)器來(lái)消除。但用D觸發(fā)器消除時(shí)，有時(shí)會(huì )影響到時(shí)序，需要考慮很多問(wèn)題。所以應根據不同情況，仔細地分析毛刺產(chǎn)生的來(lái)源和毛刺的性質(zhì)，結合系統資源選擇具體辦法，消除毛刺的影響。

　　4具體實(shí)例

在實(shí)際應用中要對一個(gè)周期同步脈沖信號進(jìn)行檢測，要求若在給定的時(shí)間內沒(méi)有檢測到同步信號則給出一定脈沖寬度的高電平，作為復位信號。設計思想是采用一個(gè)計數器，當有同步信號時(shí)對其清零，并同時(shí)開(kāi)始計數,根據給定時(shí)間和系統時(shí)鐘周期設定計數器的模數，經(jīng)過(guò)給定的時(shí)間后輸出高電平，滿(mǎn)足寬度后再置低。

實(shí)際要求檢測時(shí)間大約1 s，脈沖寬度保持在20 ms左右，采用5片74161級聯(lián)，第5片計數器的ROC接D觸發(fā)器的使能端。同步信號輸入后，清零并開(kāi)始計數，若不再出現同步脈沖，經(jīng)16^5 個(gè)時(shí)鐘周期后，第5片的RCO端輸出一個(gè)高電平，使觸發(fā)器的Q輸出D(高電平)，再過(guò)16^3*2個(gè)時(shí)鐘周期后使第4片的QA,QB,QC,QD接組合門(mén)電路輸出低電平,接到D觸發(fā)器的計數器預制端,使Q輸出為零。這樣就實(shí)現經(jīng)一定延時(shí)后的一定寬度的脈沖。經(jīng)仿真結果如圖4所示。

仿真平臺采用Max+PlusⅡ,時(shí)鐘周期設為10 ns,經(jīng)計算可以知道在10.485 928 2 ms處產(chǎn)生寬度為81.92μs的高電平，但由于存在數據建立時(shí)間和保持時(shí)間，仿真結果中的變化時(shí)刻并不是嚴格與計算相符的，其中 q0,q1,q2,q3是第5片74161的輸出,roc1是第4片的進(jìn)位輸出,roc是第5片的進(jìn)位輸出,roc1輸出16個(gè)高電平后，roc同時(shí)輸出一個(gè)高電平。圖4中復位信號reset卻在5.247 ms和10.485 297 9 ms處發(fā)生。第一個(gè)錯誤的原因是,由于計數器累加，內部走線(xiàn)造成的延時(shí)，當第5片計數器從0111狀態(tài)跳變到1 000時(shí)，輸入同時(shí)有3位變化，致使進(jìn)位輸出roc在roc1的第8個(gè)輸出時(shí)產(chǎn)生了一個(gè)尖脈沖，使觸發(fā)器的Q端提前發(fā)生電平轉變，導致了在5.247 ms處產(chǎn)生錯誤復位信號。同樣的原因，第4片的進(jìn)位輸出roc1在第14個(gè)輸出跳變到第15個(gè)輸出時(shí)發(fā)生毛刺，而該毛刺使第5片161進(jìn)入計數狀態(tài)，在roc端也產(chǎn)生了毛刺，就出現了圖4中復位信號提前翻轉的結果。

對于該電路中存在的毛刺問(wèn)題，可以采用2種方法修改電路。由于該電路對時(shí)間要求的不是很?chē)栏?，對?，5片74LS161取1110狀態(tài)做最后輸出，就避免了由延遲造成的假象全1狀態(tài)，仿真結果證明這種方法是有效的。但這種方法增加了邏輯門(mén)數量，同時(shí)也增加了險象發(fā)生的可能性。

另一種比較可靠且常用的方法是用帶使能端的D觸發(fā)器代替原來(lái)的觸發(fā)器，把計數器最后的輸出roc接到觸發(fā)器的使能端，時(shí)鐘用統一的計數時(shí)鐘，由于毛刺本身是尖脈沖，不能滿(mǎn)足數據的建立時(shí)間和保持時(shí)間，避免了產(chǎn)生的毛刺對Q的輸出的影響。從仿真結果(圖5)中可以看到，雖然這種方法并不能消除毛刺，但是毛刺已經(jīng)不具有危害性，故這是一種簡(jiǎn)單有效的方法。


5結語(yǔ)

毛刺問(wèn)題在FPGA設計中非常關(guān)鍵，只有深刻理解毛刺的本質(zhì)，才有可能真正掌握設計的精髓，本文就FPGA設計中的毛刺問(wèn)題進(jìn)行了深入的探討，分析其產(chǎn)生的原因和條件，給出了幾種常用的消除方法，希望對FPGA設計者有一定的參考作用。