基于FPGA的海量數據采集系統設計

數據存儲和采集系統主要由三部分組成，CF卡的存儲、FPGA的數據雙緩沖器、狀態(tài)寄存器和A/D轉換器組成。

1）CF卡數據存儲，其作用是將AD采集到的數據進(jìn)行存儲，當數據容量存儲滿(mǎn)時(shí)，發(fā)送滿(mǎn)信息。FPGA得到滿(mǎn)信息后，停止對數據的采集并提示用戶(hù)更換CF卡。

2）FPGA主要利用內部的SRAM提供數據輸出/輸入的雙緩沖作用，采用雙緩沖的原因是防止數據的溢出和保證數據傳輸的連續性。當接收到滿(mǎn)信息時(shí)，停止AD采集，并做出提示。

3）A/D轉換器的作用，是將所要采集的模擬量轉換成數字量；通過(guò)濾波和放大后，由FPGA接收、緩沖、存儲至CF卡。高速AD轉換器采用的是轉換速率為20MHz的MAX1425.

系統工作過(guò)程為：系統通過(guò)外部一個(gè)按鍵的低電平給數據采集系統一個(gè)采樣開(kāi)始控制命令，FPGA根據該命令向AD轉換器發(fā)出相應控制信號；由于A(yíng)DC采樣率為20MHz，為和CF卡存儲速度相匹配，在FPGA內部生成一個(gè)FIFO緩存器。AD轉換器在FPGA的ADC接口控制電路控制下，把模擬信號轉換成數字信號，并將采樣數據存入FPGA內部FIFO緩存。同時(shí)FPGA的查詢(xún)CF卡是否有容量，如果CF卡未滿(mǎn)，那么由FPGA的CF卡接口控制邏輯將采樣結果從FPGA內部FIFO緩存送入CF卡中。當CF卡的容量達到一定程度后，FPGA發(fā)出滿(mǎn)信息，向AD狀態(tài)機發(fā)送停止采集的命令，并提示用戶(hù)已滿(mǎn)。由于把FPGA設置為特定的自動(dòng)模式，因此FPGA控制AD采集以及把數據送往CF卡間的所有操作不需要外部干預，從而保證足夠的數據傳輸速率。采樣過(guò)程中FPGA的CF卡接口控制邏輯依次取走批量數據。在進(jìn)行CF卡的數據存儲時(shí)AD仍然持續轉換，FPGA內部FIFO也被持續寫(xiě)入轉換結果。

系統的硬件由模數轉換接口電路、數據存儲與傳輸控制電路和接口電路構成。

2.1模數轉換電路設計

模數轉換接口電路是整個(gè)系統的重要組成部分，它由低通濾波器、多路選擇開(kāi)關(guān)和AD轉換器構成。在系統中起這個(gè)作用的核心器件是AD轉換芯片MAX1425.

模擬輸入信號分別經(jīng)過(guò)由運放THS4052構成的抗混疊低通濾波器去除高頻成分，防止信號產(chǎn)生“混疊現象”。模數轉換器MAX4125將模擬信號轉換為數字信號。MAX4125的控制信號由FPGA板提供，MAX4125在控制信號的作用下，以適當的時(shí)序完成轉換工作。

2.2數據采集與傳輸控制電路

數據采集與傳輸控制電路的開(kāi)發(fā)工作主要集中在FPGA上。FPGA負責在CF卡與ADC芯片之間的緩沖與控制。一邊與ADC接口，另一邊與CF卡接口，產(chǎn)生數據采集、AD轉換、FIFO所需的全部控制信號。實(shí)現對傳輸數據的緩存、讀/寫(xiě)控制、時(shí)鐘、輸出使能以及對ADC的控制等功能。

2. 2.1 FPGA內部總體設計

FPGA設計內部結構由FIFO、CF卡控制狀態(tài)機、ADC接口控制狀態(tài)機三部分構成。

從數據流向看，數據在A(yíng)DC接口控制狀態(tài)機的協(xié)調下通過(guò)ADC接口送入FPGA的FIFO中，經(jīng)過(guò)FIFO的緩沖后，在CF卡控制狀態(tài)機的協(xié)調下，數據傳輸到FPGA外的CF卡；當CF卡存儲滿(mǎn)時(shí)，FPGA通過(guò)ADC狀態(tài)機停止AD的采集，并提示用戶(hù)更換CF卡。

2.2.2數據雙緩存器FIFO

FIFO主要由三部分組成：FIFO主體、FIFO讀模塊、FIFO寫(xiě)模塊。FIFO主體部分利用FPGA內部的RAM，通過(guò)coregenerator來(lái)生成所使用的FIFO.FIFO讀模塊、FIFO寫(xiě)模塊主要接收外界給出的讀寫(xiě)開(kāi)始與停止脈沖信號，轉換為讀寫(xiě)請求信號，給到fifo主體中，同時(shí)讀寫(xiě)模塊會(huì )處理接口兩邊的時(shí)鐘信號，分別反向后再作為fifo的讀寫(xiě)時(shí)鐘使用。

與CF卡連接的CF卡接口的數據傳輸方式是突發(fā)的數據塊傳送，并且數據塊的大小可以設置，每個(gè)數據塊是用很高的速率傳送到CF卡，這樣就必須有緩存把AD采集來(lái)的數據先存緩存，然后發(fā)送到CF卡，進(jìn)行存儲。

2.2.3 FPGA內ADC接口模塊設計

MAX4125的控制信號都由FPGA產(chǎn)生。

FPGA的工作時(shí)鐘為60MHz，該時(shí)鐘經(jīng)分頻成20MHz提供給MAX4125作為工作時(shí)鐘，同時(shí)也作為FPGA內其他邏輯的工作時(shí)鐘。由FPGA內狀態(tài)機控制當CS#為低和ADC_Convst為高，MAX4125進(jìn)入采樣保持狀態(tài)。當Clock的第一個(gè)上升沿到來(lái)，MAX4125開(kāi)始轉換。MAX4125把轉換結果放到數據總線(xiàn)上，FPGA開(kāi)始讀入10位數據（FD[15：0]中10一15六位數據線(xiàn)懸空，使數據線(xiàn)和AD的位數匹配）。完成一次轉換后，當ADC_Convst再次為高，開(kāi)始下一輪轉換。

2.2.4 FPGA內CF卡接口控制狀態(tài)機的設計CF卡的訪(fǎng)問(wèn)方式有三種，分別為I/O模式、Memory模式和True IDE模式。本系統采用TrueIDE模式訪(fǎng)問(wèn)CF卡。需要注意的是當主機電源一直接通時(shí)，拔插CF卡將會(huì )使其從原來(lái)的True IDE方式重新配置成Memory式。所以要讓CF卡一直工作在True IDE模式，需要在電源加電啟動(dòng)時(shí)將OE輸入信號接地。

當CSEL輸入信號接地時(shí)，CF卡工作方式為主模式；CSEL輸入信號接高電平時(shí)。CF卡工作方式為從模式。本系統中將CF卡配置成從模式工作方式。

當采用TruelDE訪(fǎng)問(wèn)模式工作時(shí)，第3位到第10位地址線(xiàn)需要接地，WE信號需要接高電平。

CF卡的數據存儲以扇區為基本單位。系統讀寫(xiě)CF卡時(shí)都是以扇區為單位進(jìn)行的。為了滿(mǎn)足系統對速度和控制連續性的要求，系統的程序設計中，利用FPGA的內部資源開(kāi)辟了兩塊RAM，用于存儲一個(gè)扇區的數據，這樣從CF卡讀數據到RAM和將RAM中的數據讀到被控系統中就成了兩個(gè)相對獨立的工作過(guò)程，這樣既利用了CF卡大容黿的存儲特性又利用了FPGA的工作速度快和內部資源豐富的優(yōu)點(diǎn)。

從CF卡讀取一個(gè)扇區的數據，首先根據控制命令設定16位工作模式、設置讀取的扇區數目、相應地址和訪(fǎng)問(wèn)模；然后發(fā)送讀命令（0x20），等待CF卡準備就緒后，從數據寄存器中連續讀取一個(gè)扇區的數據放入到數據緩沖區。

基于FPGA的海量數據采集系統采用FPGA作為控制器，CF卡作為大容量存儲介質(zhì)。采用FPGA讀寫(xiě)CF卡，既利用了FPGA的內部資源豐富和設計方便的優(yōu)點(diǎn)，同時(shí)利用了CF卡容量大、體積小和價(jià)格低廉等優(yōu)點(diǎn)，給出了高效讀寫(xiě)CF卡的方法，該方法已成功應用于實(shí)際系統中。

本文創(chuàng )新點(diǎn)：用FPGA讀寫(xiě)控制CF卡，并且通過(guò)用雙RAM方式存儲數據，利用了FPGA的速度快和可以并行處理數據的優(yōu)點(diǎn)。大大提高了工作效率。