超強寬幅圖像處理系統可以這樣設計，圖像存儲、壓縮與回放統統實(shí)現
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項目背景及可行性分析
本文引用地址：http://dyxdggzs.com/article/201706/348669.htm- 項目名稱(chēng)、項目的主要內容及目前的進(jìn)展情況
項目名稱(chēng)：寬幅圖像存儲、壓縮與回放系統的研制與開(kāi)發(fā)。本項目主要由兩部分構成，包括編碼板和解碼板的開(kāi)發(fā)與調試。編碼板主要完成拍攝數據的無(wú)損存儲和實(shí)時(shí)壓縮，解碼板主要完成壓縮數據的實(shí)時(shí)解碼和PC回放。目前，編碼板與解碼板可協(xié)同工作，完成圖像存儲、壓縮與解壓等基本功能，同時(shí)還能在PC上對解壓圖像進(jìn)行回放。
- 項目關(guān)鍵技術(shù)及創(chuàng )新點(diǎn)
本項目關(guān)鍵技術(shù)之一是高速大容量存儲通道的設計，該設計摒棄了當前廣泛采用的由操作系統控制硬盤(pán)進(jìn)行存儲的模式，轉而采用FPGA在硬件底層上直接對硬盤(pán)進(jìn)行控制，同時(shí)輔以SDRAM作為大容量高速數據緩存，極大地提高了硬盤(pán)的存儲速率。本系統設計的另一亮點(diǎn)，即采用數據傳輸與數據壓縮并行工作的方式，實(shí)現壓縮碼流傳輸時(shí)間的復用，極大提高了系統效率。在該方式下，數據發(fā)送任務(wù)由FPGA實(shí)現，縮短了DSP在數據發(fā)送任務(wù)上的時(shí)間開(kāi)銷(xiāo)，做到了圖像壓縮和數據傳送的并行操作，對相機拍攝間隔時(shí)間的縮短起到了主要的作用。
- 技術(shù)成熟性和可靠性
在硬件設計上，本項目在設計之初便考慮了系統可靠性問(wèn)題，對編碼板和解碼板采用鏡像設計方法，使得系統調試更為簡(jiǎn)便，同時(shí)也增強了系統的可靠性。在軟件設計上，以FIFO為基礎的接口同步方案以及乒乓操作等數據緩存技術(shù)的使用，提高了軟件在數據處理方面的可靠性。同時(shí)，基于FPGA的SDRAM、ATA外圍存儲設備控制在本小組所在實(shí)驗室已是成熟技術(shù)。我們對系統連續進(jìn)行200次拍照存儲壓縮試驗，所測數據完全正確，這從一個(gè)側面驗證了系統的可靠性。
項目實(shí)施方案
- 方案基本功能框圖及描述
數據存儲、壓縮和傳輸部分：
① 數據存儲
寬幅圖像數據量龐大，單幅圖像約20MB，數據存儲介質(zhì)采用ATA接口標準的固態(tài)硬盤(pán)?，F行ATA接口標準在PIO模式下的存儲速率理論值為16.7MB/s，而CCD提供的數字接口速率約為25MHz，因此，系統采用SDRAM作為圖像緩存。在硬件結構上，SDRAM和硬盤(pán)均由FPGA控制，該模塊實(shí)現了一條完整的高速大容量存儲通道，可在2秒內完成單幅原始圖像數據的存儲。
② 數據壓縮
由于數據傳輸采用RS422接口，傳輸速率有限，不能直接將原始數據進(jìn)行傳輸，因此需要進(jìn)行圖像壓縮。系統采用專(zhuān)用JPEG2000壓縮芯片ADV202，在DSP控制下讀取硬盤(pán)數據，對圖像進(jìn)行分塊壓縮。
③ 數據傳輸
數據傳輸采用RS422接口，傳輸速率2Mb/s，在圖像壓縮比10:1的情況下，單幅圖像壓縮碼流傳輸時(shí)間約8s。本系統采用數據傳輸與數據壓縮并行工作的方式，實(shí)現壓縮碼流傳輸時(shí)間的復用，極大提高了系統效率。在該方式下，DSP操做ADV202對圖像進(jìn)行分塊壓縮，并將當前分割圖像壓縮數據快速傳達SRAM，隨后，FPGA操作SRAM從中讀出數據，并按RS422接口標準發(fā)送。事實(shí)上，在FPGA進(jìn)行數據傳輸的同時(shí)，DSP已經(jīng)開(kāi)始下一分割圖像的壓縮。這其實(shí)是資源與速度互換原則的體現。
圖像回放部分：
① 數據接收
數據接收主要由FPGA控制完成，有兩大任務(wù)，一是將有效數據從傳輸幀結構中提取出來(lái)，二是將壓縮圖像數據和系統參數數據分離。實(shí)現時(shí)，FPGA控制兩片SRAM乒乓操作實(shí)現壓縮數據的接收，其中每片SRAM負責存放一幅完整的圖像壓縮數據，保證輸入數據流和輸出數據流連續不斷，使得數據接收更加高效、穩定。
② 數據解壓
數據解壓部分整體上同數據壓縮部分成鏡像關(guān)系，采用專(zhuān)用的JPEG2000壓縮芯片ADV202，在DSP的控制下讀取存儲在SRAM中的壓縮圖像數據，對圖像進(jìn)行分塊解壓。
③ 數據回放
數據回放部分主要通過(guò)PCI接口將圖像解壓數據和系統參數傳至PC進(jìn)行顯示。PCI接口由PCI9054實(shí)現，在PCI局部總線(xiàn)端采用Scatter/Gather DMA模式接收數據。PCI DMA傳輸時(shí)序和DSP并不兼容，因此，同步數據接口采用FIFO存取方法，通過(guò)FPGA實(shí)現從DSP到PCI數據接收端口的時(shí)序轉化。
- 需要的開(kāi)發(fā)平臺
以FPGA為樞紐的硬件平臺開(kāi)發(fā)需要FPGA具有豐富的IO引腳和足夠的邏輯資源。本項目在Spartan3系列的FPGA下進(jìn)行開(kāi)發(fā)，開(kāi)發(fā)軟件包括ISE8.2，ChipScope以及ModelSim等。
- 方案實(shí)施過(guò)程中需要開(kāi)發(fā)的模塊
主要開(kāi)發(fā)模塊包括：高速緩存系統模塊、硬盤(pán)控制模塊、RS422發(fā)送控制模塊、數據接收模塊、PCI接口模塊等。模塊開(kāi)發(fā)主要由仿真和實(shí)測兩部分構成。
- 系統最終要達到的性能指標
系統最終在10秒內完成一幅寬幅圖像的存儲、壓縮、傳輸和回放功能。
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