基于高速嵌入式系統的信號完整性分析

半導體工藝的進(jìn)步，使芯片的集成規模越來(lái)越大，芯片的時(shí)鐘頻率越來(lái)越高，導致信號的上升/下降時(shí)間變短。當時(shí)鐘頻率超過(guò)50 MHz時(shí)，PCB的信號走線(xiàn)必須以傳輸線(xiàn)考慮。

1 信號完整性概述

信號完整性是指信號在電路中以正確的時(shí)序和電壓做出響應的能力。反之，如果信號在電路中不能以正確的時(shí)序和電壓電平做出響應，就意味著(zhù)出現了信號完整性問(wèn)題。反射和串擾是導致信號完整性問(wèn)題的比較普遍的因素[1]。

反射是傳輸線(xiàn)上的回波。如果傳輸線(xiàn)上阻抗不連續，就會(huì )引起信號的反射。反射信號分量的大小主要由反射系數決定[2]。反射系數的計算如式(1)：


其中，Z0是傳輸線(xiàn)的特征阻抗，Zt是導致不連續的阻抗。

傳輸線(xiàn)的特征阻抗Z0定義為傳輸線(xiàn)上任意點(diǎn)處電壓與電流的比值。在PCB設計中，傳輸線(xiàn)主要考慮微帶線(xiàn)和帶狀線(xiàn)兩種。因此，在計算特征阻抗時(shí)應該根據相應的傳輸線(xiàn)類(lèi)型去近似計算[3]。微帶線(xiàn)的特征阻抗計算公式如式(2)：


其中，W(mm)為導體寬度，T(mm)為導體厚度，H(mm)為介電體厚度，εr為電路板材料的介電常數。

串擾是指當信號在傳輸線(xiàn)上傳播時(shí)，由于電磁場(chǎng)的相互耦合而在相鄰信號線(xiàn)上產(chǎn)生的不期望噪聲電壓干擾信號，即不同傳輸線(xiàn)之間的能量耦合。如圖1所示。

串擾是互容Cm和互感Lm聯(lián)合作用的結果。通常定義被干擾傳輸線(xiàn)接近驅動(dòng)器一端的串擾為近端串擾（也稱(chēng)后向串擾），被干擾傳輸線(xiàn)遠離驅動(dòng)器一端的串擾為遠端串擾（也稱(chēng)前向串擾）[4]。

互感即感性耦合，是由已驅動(dòng)的傳輸線(xiàn)上電流變化產(chǎn)生的磁場(chǎng)在沒(méi)有被驅動(dòng)的傳輸線(xiàn)上引起感應電壓從而導致的電磁干擾?；ジ蠰m的幅值可以通過(guò)式(4)計算：

2 信號完整性的解決辦法

2.1 反射的解決措施

傳輸線(xiàn)上的反射會(huì )對數字系統的性能造成嚴重的負面影響。因此，必須采取有效措施對反射進(jìn)行抑制。根據反射產(chǎn)生的原因，本質(zhì)上有三種辦法可以減小反射的影響：(1)降低系統頻率；(2)縮短PCB走線(xiàn)；(3)在傳輸線(xiàn)兩端分別端接一個(gè)與傳輸線(xiàn)特征阻抗相匹配的阻抗，以消除反射。相比之下，只有第三種方法是比較合理的。

采用阻抗匹配的辦法主要有兩個(gè)策略：(1)在負載端進(jìn)行匹配，即并聯(lián)端接匹配；(2)在信號源端進(jìn)行匹配，即串聯(lián)端接匹配。從系統設計角度看，應優(yōu)先選擇策略(1)，因為它在信號能量返回源端之前就消除了反射，即消除一次反射，可以減小噪聲、電磁干擾（EMI）以及射頻干擾（RFI）。策略(2)實(shí)現比較簡(jiǎn)單，在實(shí)踐中也得到廣泛應用[7]。

2.2 串擾的解決措施

串擾是由多種因素綜合作用的結果。在PCB設計中完全消除串擾是不可能的，只能采取有效措施最大限度地抑制它，只要把串擾抑制在噪聲允許范圍內既可。通過(guò)對串擾產(chǎn)生的原因分析，在PCB設計時(shí)可以采取以下措施抑制串擾：在空間足夠大的情況下，可以盡量增加布線(xiàn)之間的距離；盡量減少相鄰網(wǎng)絡(luò )之間布線(xiàn)的平行長(cháng)度；相鄰兩層之間布線(xiàn)應該采取垂直布線(xiàn)，以減少相鄰層間串擾；可以在兩線(xiàn)之間插入地線(xiàn)，或者采用布地線(xiàn)屏蔽關(guān)鍵的信號線(xiàn)[8，9]。

3 信號完整性仿真結果分析

3.1 本系統硬件結構

本系統采用三星S3C6410處理器，主頻高達667 MHz，PCB設計采用8層結構。主要采用兩片32 MHz的DDR SDRAM，一片128 MHz的NAND FLASH，一片32 MHz的NOR FALSH，網(wǎng)卡接口，CAMERA標準接口和其他一些外圍接口。S3C6410處理器和其他芯片都是高集成度芯片，布線(xiàn)寬度采用3 mil～4 mil。

3.2 仿真環(huán)境和模型

目前業(yè)界主要有三大公司的EDA工具可進(jìn)行信號完整性仿真分析，即Cadence的SpecctraQuest、Mentor公司的Hyperlynx和Ansoft公司的SIwave[10]。由于整個(gè)系統的PCB是利用Cadence工具進(jìn)行設計的，因此，本文選擇SpecctraQuest作為仿真分析的軟件。
用于板級仿真的器件模型主要有spice和IBIS。IBIS作為行為級模型，它的仿真精度經(jīng)過(guò)實(shí)踐驗證完全滿(mǎn)足仿真分析所需要的精度。因此，本系統的仿真模型采用IBIS模型。

3.3 仿真結果分析

3.3.1 反射仿真分析

在本系統中，從S3C6410到DDR SDRAM的差分時(shí)鐘信號SCLK和SCLKN的頻率高達133 MHz，是一個(gè)十分關(guān)鍵的信號，網(wǎng)路拓撲如圖2所示。

通過(guò)仿真分析得知，在沒(méi)有進(jìn)行阻抗匹配時(shí)，信號質(zhì)量很差。圖3顯示了差分信號波形。由圖3可以看出差分對接收端的差模信號波形嚴重失真。因此，需要進(jìn)行阻抗匹配，采用單電阻跨接匹配方式。通過(guò)考慮整個(gè)差分網(wǎng)絡(luò )拓撲，利用公式(1)、(2)和(3)，最后折算匹配阻抗值大約為470 Ω。經(jīng)過(guò)單電阻跨接匹配后的差分信號波形如圖4所示。由圖4可見(jiàn)，經(jīng)過(guò)阻抗匹配后的差模信號具有很好的信號完整性。圖5顯示了實(shí)測的時(shí)鐘信號波形。

3.3.2 串擾仿真分析

本系統的視頻信號也是一個(gè)關(guān)鍵信號，對噪聲更敏感。因此，需要把視頻信號網(wǎng)絡(luò )XDACOUT_0的相鄰網(wǎng)絡(luò )(XEINT0_KPROW0_GPN0和XM0RNB)對它的串擾噪聲進(jìn)行抑制。

圖6是沒(méi)有進(jìn)行布線(xiàn)改善的串擾拓撲模型。通過(guò)給XEINT0_KPROW0_GPN0和XM0RNB網(wǎng)絡(luò )發(fā)高電平脈沖，監測XDACOUT_0網(wǎng)絡(luò )的信號波形，此時(shí)XDACOUT_0網(wǎng)絡(luò )的串擾噪聲波形如圖7所示，串擾噪聲達到了219.735 mV，這是難以接受的。

因此必須采取相關(guān)串擾抑制措施來(lái)改善布線(xiàn)，根據板子布線(xiàn)空間的實(shí)際情況，通過(guò)增加X(jué)DACOUT_0與相鄰網(wǎng)絡(luò )之間的間距，減少平行走線(xiàn)的長(cháng)度，在網(wǎng)絡(luò )XDACOUT_0和XM0RNB之間布地線(xiàn)進(jìn)行屏蔽。經(jīng)過(guò)以上措施進(jìn)行改善布線(xiàn)后，提取的拓撲如圖8所示。改善后的串擾噪聲波形如圖9所示。由圖可知，串擾噪聲只有5.5481 mV，得到了很好的抑制，滿(mǎn)足了設計要求。圖10顯示了實(shí)測的視頻信號波形。

本文通過(guò)介紹信號完整性理論，對串擾和反射的成因進(jìn)行探討。利用Cadence公司的軟件SpecctraQuest，以基于A(yíng)RM11架構的S3C6410為主處理器嵌入式系統為載體進(jìn)行信號完整性仿真分析。解決了DDR SDRAM的差分時(shí)鐘信號的反射問(wèn)題和視頻信號的串擾問(wèn)題。本嵌入式系統經(jīng)過(guò)實(shí)際調試后的時(shí)鐘信號和視頻信號滿(mǎn)足設計要求，系統能夠穩定工作。因此，在高速電路設計中，利用信號完整性理論進(jìn)行仿真分析，對于指導工程實(shí)踐具有重要的意義。