鋰離子電池管理芯片的研究及其低功耗設計 — 數?；旌想娐返牡凸脑O計方法(一)

2.1數字電路的低功耗設計

2.1.1數字電路的功耗模型和影響因素

以圖2.1.1所示的最基本的反相器單元為例，CMOS數字電路的功耗可以分為靜態(tài)功耗和動(dòng)態(tài)功耗兩個(gè)部分：



其中，靜態(tài)功耗



式中，第一項是P1和N1同時(shí)導通時(shí)的直流短路電流I SC引起的靜態(tài)功耗；第二項是由漏泄電流引起，包括亞閾值電流和源漏區與襯底反向偏置時(shí)的漏泄電流。



動(dòng)態(tài)功耗是對電路節點(diǎn)等效負載電容進(jìn)行充放電所消耗的，也稱(chēng)為開(kāi)關(guān)功耗，可表示為



式中，α₀→1是開(kāi)關(guān)活動(dòng)因子，表示每個(gè)時(shí)鐘周期內的狀態(tài)跳變次數，其大小與電路結構、邏輯功能、輸入信號的狀態(tài)和節點(diǎn)的初始狀態(tài)有關(guān)，一般地，CMOS電路中有α₀→1≤1；C_L是等效負載電容；ƒ是時(shí)鐘頻率；V_DD是電源電壓。

在0.18μm及其以上的CMOS電路功耗中，占主導地位的是動(dòng)態(tài)功耗，有時(shí)還需要考慮短路功耗，而在一般情況下，漏泄電流和穩態(tài)偏置電流功耗都可以忽略。因此，要降低電路功耗，必然要從降低動(dòng)態(tài)功耗入手，可以說(shuō)，式（2.1.3）是低功耗數字電路的指導公式。

式（2.1.3）可以看出，降低電路的動(dòng)態(tài)功耗，可以有以下四種途徑：

第一，降低開(kāi)關(guān)活動(dòng)因子α₀→1。在每個(gè)時(shí)鐘周期內，并不是所有節點(diǎn)的狀態(tài)都發(fā)生跳變，也不是所有狀態(tài)的跳變都要消耗能量（如1→0的狀態(tài)轉變），所以降低開(kāi)關(guān)活動(dòng)因子的本質(zhì)是，根據輸入信號的組合狀況，通過(guò)優(yōu)化算法、邏輯結構等方法，減小不必要的耗能跳變。常采用的方法有，門(mén)控時(shí)鐘技術(shù)、功耗估算/優(yōu)化CAD技術(shù)和降低跳變編碼技術(shù)。由于快速、準確地估算α₀→1有很大的難度，所以急待開(kāi)發(fā)實(shí)用的功耗估算CAD技術(shù)；其次，降低α₀→1來(lái)降低動(dòng)態(tài)功耗十分有效，并且有很大的潛力，所以這也是低功耗研究的重要方面之一。

第二，降低等效負載電容C_L。C_L主要由兩方面構成：一方面是后續門(mén)的輸入門(mén)電容和反相器源漏區的電容，它們和器件工藝有關(guān)；另一方面互連線(xiàn)電容。

因此要降低C_L，可以采用優(yōu)化邏輯電路（如減小所用晶體管數目）、優(yōu)化晶體管尺寸、工藝映射中降低高活動(dòng)因子的電容、版圖中合理布局等方法?？梢哉f(shuō)，在設計的各個(gè)層次，都需要考慮到C_L對功耗的影響。

第三，降低工作頻率f.如果僅僅通過(guò)降低電路的頻率來(lái)降低功耗，則它必然是以犧牲速度為代價(jià)的。所以時(shí)鐘（頻率）管理的策略是，在保證電路主頻不變的情況下，通過(guò)多頻率技術(shù)，即在不同系統部分中分配不同的頻率，或者在設計版圖時(shí)優(yōu)化時(shí)鐘樹(shù)（Clock Tree），以盡可能地降低動(dòng)態(tài)功耗。

第四，降低工作的電源電壓V DD。由于功耗和電源電壓的平方項成正比，所以這也是降低功耗最有效的方法。但在工藝尺寸確定、一級近似條件下，電路延遲與V_DD滿(mǎn)足下式即有T_d∝(C_dV_DD)/(V_DD-V_TH)²,其中W和L分別是器件的柵寬和柵長(cháng)，μ為載流子遷移率，C_OX為氧化層電容，V_TH為MOS管閾值電壓。



正如圖2.1.2所示，從電路能量、延遲和工作電壓的關(guān)系中可以看出，當V_DD在2.5V_TH到6V_TH的范圍內，延遲和能量延遲積的變化比較平緩，在V_DD=3V_TH時(shí)，這兩者達到最低值。當工作電壓繼續下降到接近V_TH時(shí)，延遲將急劇上升。

為了改善V_DD下降引起的電路速度下降，可以采用并行或流水線(xiàn)結構，但這將使電路面積增大；另外一種補償方法是，通過(guò)降低V TH來(lái)增大V_DD /V_TH值，但同時(shí)電路漏泄電流將增加，這時(shí)可以采用可變電壓、可變閾值電壓技術(shù)解決；在一些非關(guān)鍵電路中，也可以采用多電壓、多閾值電壓技術(shù)加以補償。

2.1.2數字電路的低功耗設計方法

在目前ASIC設計過(guò)程中，常采用的是自頂向下（Top-Down）流程。對功耗的優(yōu)化也就可以考慮到，在不同的設計層次，有目的地選擇上述影響功耗的因素，在給定的性能約束下，實(shí)現功耗最小化的目標。

從抽象層次來(lái)分，低功耗設計可以分為：系統級、結構級/算法級、寄存器傳輸級、邏輯/門(mén)級和版圖級。在設計的不同層次，影響功耗的因素所起的作用各不相同，因此功耗優(yōu)化的效果也不同；綜合地看，在芯片設計時(shí)越早考慮低功耗，取得的效果也越顯著(zhù)。

1系統、結構級

在這個(gè)層次上，從系統功能出發(fā)，分為靜態(tài)低功耗設計和動(dòng)態(tài)功耗管理（Dynamic Power Management，DPM）技術(shù)兩種。靜態(tài)低功耗設計是在考慮系統的具體實(shí)現時(shí)，采用不同的電路結構和不同的編碼方式，在設計階段（如綜合和編輯）實(shí)現低功耗；而動(dòng)態(tài)功耗管理技術(shù)是和運行期間的行為密切相關(guān)，它需要充分考慮系統和任務(wù)或者和負載的關(guān)系，做出相應的判決，來(lái)實(shí)現低功耗。

1）靜態(tài)低功耗方法

①電路結構

并行（Parallelism）結構是將一個(gè)數據處理功能模塊分為幾個(gè)相同的子模塊，并行處理數據，然后選擇對應的輸出。這種方案允許在保持總模塊速度不變的情況下，降低各個(gè)子模塊的電壓、頻率等因素，使總功耗降低，但代價(jià)是將增加芯片的面積。

流水線(xiàn)（Pipeline）結構是在保持總體速度不變的前提下，將數據分段后連續慢速處理，速度余量則可以通過(guò)降低電壓來(lái)降低功耗。如果和并行結構相結合，就可以取得更好的功耗節省效果。

②電壓技術(shù)

和改進(jìn)電路結構一樣，電壓技術(shù)也是為了補償工作電壓的降低帶來(lái)的速度下降[26，27]。多電壓技術(shù)，是針對不同的性能要求，系統中各部分也采用不同的工作電壓以節省功耗，但這需要額外的片內電壓轉換器。

③編碼優(yōu)化

常用的二進(jìn)制編碼中，采用所有空閑的高位作符號擴展位，這將增加耗能的跳變。符號-數值編碼（如格雷碼等）方法只用最高位代表符號，如果用它來(lái)代替二進(jìn)制編碼，可以減少由于數據符號改變而產(chǎn)生的功耗。

2）動(dòng)態(tài)功耗管理技術(shù)

是系統級功耗優(yōu)化中的一個(gè)有效手段。根據負載的請求，子系統可以分為工作和空閑模式。在空閑模式下，可以將子系統關(guān)斷，進(jìn)入低功耗的待機（Standby）

和不消耗能量的睡眠（Sleep）狀態(tài)；反之，則將子系統喚醒，進(jìn)入正常的工作模式。

這種有選擇地關(guān)斷空閑的子系統，降低功耗的效果十分顯著(zhù)，如在PC系統級功耗管理中，最常見(jiàn)的是將無(wú)執行任務(wù)的硬盤(pán)和顯示器關(guān)斷以節省功耗。

這種方案的局限性在于，在功耗狀態(tài)切換過(guò)程中，通常有延遲，喚醒處于睡眠狀態(tài)的子系統也需要更多的能量。因此，DPM技術(shù)需要解決以下問(wèn)題：一是何時(shí)將子系統關(guān)斷，關(guān)斷多久；二是是否值得關(guān)斷，即恢復狀態(tài)是否需要更多的能量。這些都是判決策略需要研究的內容，目前最常用的方法可分為三種：基于超時(shí)（Timeout）的方法、基于預估算（Predictive）的方法、基于隨機理論（Stochastic）的方法。

和上述改變子系統的功耗狀態(tài)不同，動(dòng)態(tài)電壓等比例變化（Dynamic Voltage Scaling， DVS）技術(shù)是根據系統的工作狀態(tài)，基于區間（Interval-based）或基于線(xiàn)程（Thread-based）來(lái)預測系統負載[33，34]，動(dòng)態(tài)地改變系統的工作電壓。動(dòng)態(tài)電壓和頻率等比例變化（Dynamic Voltage and Frequency Scaling）技術(shù)則是同時(shí)改變工作電壓和頻率，獲得最低的系統功耗。

和靜態(tài)低功耗設計相比，DPM技術(shù)由于要預測系統和負載、系統和電源的關(guān)系，動(dòng)態(tài)地調整工作狀態(tài)、電壓和頻率，對系統工作狀態(tài)的建模、預測算法都更復雜，有更多的工作急待開(kāi)展，但是可以肯定的是，DPM技術(shù)降低功耗的效果也更顯著(zhù)。

2寄存器傳輸級

作為綜合（排序和分配）的高層次結構，RTL層次將包含一個(gè)控制部分（也稱(chēng)控制器）和一個(gè)操作部分（也稱(chēng)數據通路），如圖2.1. 3所示。



數據通路以寄存器為特征，而控制器是由組合邏輯來(lái)實(shí)現，因此，RTL級低功耗設計的對象將是時(shí)序和組合邏輯，這可以采用硬件描述語(yǔ)言VHDL和VERILOG來(lái)實(shí)現。另外，RTL的抽象層次決定了它不可能涉及電源電壓和電容，因此降低功耗的途徑主要是降低開(kāi)關(guān)活動(dòng)因子，即減小寄存器和組合邏輯的跳變頻率。

1）操作數

在RTL層次，操作數分離（Operand Isolation ）是針對組合邏輯最常用的低功耗技術(shù)，其本質(zhì)是在組合邏輯模塊間加入一個(gè)鎖存器，當鎖存器的使能無(wú)效時(shí)，寄存器保存值不加以更新，組合路徑被隔斷[36，37]。只有在進(jìn)行有效運算時(shí)，組合邏輯才有耗能的跳變產(chǎn)生，這樣便降低了此模塊的功耗。

操作數變形（Operand Transformation）有時(shí)也稱(chēng)為數據通路的重排序，即是指在不影響邏輯功能的條件下，以翻轉頻率最低為策略，對電路單元重新排序來(lái)降低功耗的技術(shù)。

2）門(mén)控時(shí)鐘技術(shù)

目前，門(mén)控時(shí)鐘（Clock-gated）技術(shù)被認為是最有效的降低功耗的方法之一，所控制的對象不僅可以是寄存器、鎖存器、時(shí)鐘產(chǎn)生電路等，甚至還可以利用門(mén)控時(shí)鐘分布來(lái)控制子系統。

以寄存器為例，門(mén)控時(shí)鐘的基本思想是，通過(guò)一個(gè)門(mén)控或使能信號來(lái)控制時(shí)鐘，即在所謂的門(mén)控時(shí)鐘單元的輸出端產(chǎn)生一個(gè)“門(mén)控時(shí)鐘”信號，代替寄存器原有的時(shí)鐘輸入信號。當寄存器暫時(shí)不工作時(shí)，門(mén)控時(shí)鐘使寄存器處于不觸發(fā)的狀態(tài)，從而阻斷了輸入數據的更新，減少了無(wú)效的開(kāi)關(guān)活動(dòng)。在如圖2.1.4所示的門(mén)控時(shí)鐘單元中，常用鎖存器來(lái)防止使能信號傳播到輸出端時(shí)產(chǎn)生的毛刺。



應該指出，時(shí)鐘頻率升高時(shí)，時(shí)鐘偏差（Clock Skew）的影響將不容忽視，由此將增加時(shí)鐘樹(shù)設計的復雜程度；考慮到門(mén)控時(shí)鐘邏輯的控制電路所產(chǎn)生的額外功耗，門(mén)控時(shí)鐘技術(shù)適合應用在較高抽象層次；另外，在漏泄電流功耗為主時(shí)，門(mén)控時(shí)鐘的作用不大。

3邏輯/門(mén)級

這兩個(gè)層次的重要特點(diǎn)是可以在較寬的范圍內應用先進(jìn)的低功耗技術(shù)。在邏輯優(yōu)化過(guò)程中，一些技術(shù)參數如電源電壓是固定的，當要實(shí)現一個(gè)給定的邏輯時(shí)，設計的自由度可以在選擇功能和確定門(mén)單元的尺寸上。有較多的文獻研究了兩個(gè)層次的低功耗技術(shù)。

1）局部轉換技術(shù)：局部轉換（local Transformation）

包括工藝映射（Technology Mapping）、管腳變換（Pin Permutation）、狀態(tài)分配（phase assignment）等方法，通常是施加在門(mén)網(wǎng)表上，并且是針對具有大開(kāi)關(guān)電容的節點(diǎn)。其基本思想為：在目標節點(diǎn)附近，置換一個(gè)或幾個(gè)門(mén)單元，以減小電容和開(kāi)關(guān)活動(dòng)因子。但是，這種方法必須注意在短路電流和輸出功耗之間取得均衡。

在邏輯綜合階段，常用的轉換技術(shù)有工藝映射，其目的在于，將一個(gè)經(jīng)與工藝無(wú)關(guān)的優(yōu)化程序優(yōu)化后的邏輯網(wǎng)絡(luò )，映射到一個(gè)預定義門(mén)單元的目標庫。映射策略如下：一是將具有高開(kāi)關(guān)活動(dòng)因子的節點(diǎn)映射到單元的內部節點(diǎn)，以降低電容值；二是門(mén)單元尺寸的選擇要在單元的驅動(dòng)能力和功耗之間取得折衷；三是與功耗相關(guān)的工藝映射方案中，還需要考慮小的延遲和面積映射。為了進(jìn)一步降低功耗，在工藝映射前，通常要將具有復雜節點(diǎn)的原始電路分解成一系列具有基本功能的門(mén)單元，即所謂的工藝分解（Technology Decomposition）；當一個(gè)電路完成映射后，還可以通過(guò)門(mén)重定義尺寸（Gate Resizing）和管腳變換，減小不必要的大尺寸的門(mén)單元和邏輯等效的管腳排列，來(lái)實(shí)現優(yōu)化功耗。

狀態(tài)分配是通過(guò)在節點(diǎn)間添加反相器，使操作的輸入信號反相，同時(shí)也使輸出反相。這種門(mén)級轉換技術(shù)減小功耗的途徑如下：一是加入的反相器增加了其它轉換的機會(huì )，可以和原有相鄰的反相器作相當多的變換，如合并、撤消等；二是這種方法能將高開(kāi)關(guān)活動(dòng)因子節點(diǎn)通路上的反相器移走，從而具有更低的功耗。

2）預決算方法指在原有電路中，加入一個(gè)預決算（Pre-computation）邏輯電路的方法。其基本思想為：在提前一個(gè)時(shí)鐘周期內，有選擇地預估算電路的邏輯輸出值，并在接下來(lái)的一個(gè)周期內，關(guān)掉電路內部的某些單元，降低節點(diǎn)的開(kāi)關(guān)活動(dòng)因子和電容來(lái)降低功耗。

3）新的邏輯電路結構邏輯結構的類(lèi)型和電路的功耗、面積、速度密切相關(guān)。為了獲得更低的功耗，有較多文獻研究了邏輯結構的優(yōu)化。

CPL（Pass Transistor Logic）是一種研究得較多的低功耗邏輯電路。它用兩組NMOS傳輸門(mén)實(shí)現互補的兩個(gè)邏輯信號，兩個(gè)PMOS管用作反饋管，將NMOS傳輸門(mén)傳輸的高電平上拉到電源電壓。CPL電路的優(yōu)點(diǎn)是輸入負載小，輸出驅動(dòng)能力強，缺點(diǎn)是固有節點(diǎn)多、連線(xiàn)多、布線(xiàn)難度大。

動(dòng)態(tài)邏輯電路有較低的功耗，尤其是動(dòng)態(tài)差分邏輯因為具有更高的噪聲抑制特性而受到重視，文獻[49]提出了研究了有限擺幅邏輯（Swing Limited Logic，SLL），能夠在給定的電源電壓下實(shí)現高性能，能量延遲積比傳統的電路低一個(gè)數量級。

4版圖級

1）布局布線(xiàn)在低功耗版圖設計中，合理的布局布線(xiàn)是關(guān)鍵。傳統的布局和布線(xiàn)是以面積和延時(shí)為考慮重點(diǎn)，因此常常追求布線(xiàn)最短、電容最??；而面向低功耗的布局布線(xiàn)方法，不僅考慮傳統的設計目標，還要和設計中的信號活動(dòng)性結合，以信號活動(dòng)性和電容乘積最小為優(yōu)化目標，實(shí)現低功耗[50]。

2）時(shí)鐘樹(shù)設計版圖設計中，時(shí)序電路是降低功耗的一個(gè)重點(diǎn)。在同步系統中，時(shí)鐘通常消耗總能量中很大的一部分；不同的設計目標中，時(shí)鐘產(chǎn)生和時(shí)鐘分布的功耗所占系統功耗的比例可以達到30%甚至40%.在這個(gè)階段，時(shí)鐘網(wǎng)絡(luò )分布即時(shí)鐘樹(shù)結構的優(yōu)化，以及驅動(dòng)方式的選擇，利用緩沖器插入優(yōu)化和變線(xiàn)寬優(yōu)化，可以在節點(diǎn)延時(shí)和功耗之間取得折衷。另外，鑒于時(shí)鐘偏差對電路性能的重要影響，在保證電路時(shí)序的前提下，可以采用特定的非零偏差時(shí)鐘樹(shù)，來(lái)獲得有益的功耗降低以及時(shí)鐘頻率和電路穩定性的改善。