基于單片機和FPGA的簡(jiǎn)易數字存儲示波器設計

　　與傳統模擬示波器相比.數字存儲示波器不僅具有可存儲波形、體積小、功耗低，使用方便等優(yōu)點(diǎn)，而且還具有強大的信號實(shí)時(shí)處理分析功能。在電子測量領(lǐng)域，數字存儲示波器正在逐漸取代模擬示波器。但目前我國使用高性能數字存儲示波器主要依靠國外產(chǎn)品，而且價(jià)格昂貴。因此研究數字存儲示波器具有重要價(jià)值。借于此，提出了一種簡(jiǎn)易數字存儲示波器的設計方案，經(jīng)測試，性能優(yōu)良。

　　2 數字存儲示波器基本工作原理

　　數字存儲示波器與模擬示波器不同在于信號進(jìn)入示波器后立刻通過(guò)高速A/D轉換器將模擬信號前端快速采樣，存儲其數字化信號。并利用數字信號處理技術(shù)對所存儲的數據進(jìn)行實(shí)時(shí)快速處理，得到信號的波形及其參數，并由示波器顯示，從而實(shí)現模擬示波器功能，而且測量精度高。還可存儲信號，因而，數字存儲示波器可以存儲和調用顯示特定時(shí)刻信號。

　　3 系統分析論證

　　3.1 A/D實(shí)時(shí)采樣

　　根據奈奎斯特采樣定理，采樣速率必須高于2倍的信號最高頻率分量。對于正弦信號，一周期內應有2個(gè)采樣點(diǎn)。為了不失真恢復被測信號，通常一周期內需要采樣8個(gè)點(diǎn)以上。為了配合高速模數轉換器，采用FPGA控制M/D轉換器的采樣速率，以實(shí)現高速實(shí)時(shí)采樣。實(shí)時(shí)采樣可以實(shí)現整個(gè)頻段的全速采樣，本系統設計選用ADI公司的12位高速A/D轉換器AD9220，其最高采樣速率可達10 MHz。

　　3.2 雙蹤顯示

　　本系統設計的雙蹤顯示模塊是以高速切換模擬開(kāi)關(guān)選通兩路信號進(jìn)入采樣電路，兩路波形存儲在同一個(gè)存儲器的奇、偶地址位。雙蹤顯示時(shí)，先掃描奇地址數據位，再掃描偶地址數據位。采用模擬開(kāi)關(guān)代替一個(gè)模數轉換器，避免兩片高速A/D轉換器相互干擾，降低系統調試難度，并且實(shí)現系統功能。

　　3.3 觸發(fā)方式

　　采用FPGA內部軟件觸發(fā)方式，通過(guò)軟件設置觸發(fā)電平，所設置的施密特觸發(fā)器參數易于修改，從而抑制比較器產(chǎn)生的毛刺。當采樣值大于觸發(fā)電平，則產(chǎn)生一次觸發(fā)。該方式充分利用了FPGA的資源，減少外圍電路，消除硬件毛刺產(chǎn)生的干擾，易于調整觸發(fā)電壓。

　　3.4 波形顯示位置的調節

　　3.4.1 行掃描調節

　　通過(guò)控制FPGA內部雙口RAM(1 KB)的起始地址的偏移量確定來(lái)控制波形的移動(dòng)。其具體方法是將滑動(dòng)變阻器R上的電平通過(guò)模數轉換器轉換為數字信號傳輸給FPGA，再與初始電平數字信號(顯示位置復位時(shí)，滑動(dòng)變阻器R的電平采樣值)相比較決定起始地址ADR0的偏移量。該方法可易于實(shí)現波形滿(mǎn)屏和自動(dòng)顯示功能。

　　3.4.2 列掃描調節

　　MAXl97采樣A、B通道的Position電位器值，所得采樣值經(jīng)FPGA送至16位串行D/A轉換器，MAX542產(chǎn)生直流電平，該直流電平與列掃描波形相加送至模擬示波器顯示，實(shí)現波形上下移動(dòng)。為分離A、B通道，在讀A通道波形數據時(shí)，FPGA必須將Position A電位器的值送至D/A轉換器;而在讀B通道波形數據時(shí)，也必須將Position B電位器的值送至D/A轉換器，這樣可在調節某一電位器時(shí)，實(shí)現相應通道波形上下移動(dòng)。

　　3.5 波形數據存儲

　　數字示波器存儲波形數據可采用外接的雙口RAM或通用靜態(tài)RAM，同時(shí)FPGA可控制RAM的地址線(xiàn)，從而實(shí)現波形數據的存儲。雙口RAM可同時(shí)進(jìn)行讀寫(xiě)操作，由于本系統設計采用FPGA，因此可充分利用FPGA的邏輯陣列和嵌入式陣列，可將雙口RAM寫(xiě)入FPGA內部，從而無(wú)需外接RAM，減少硬件電路，提高簡(jiǎn)易數字示波器的可靠性。

　　4 系統設計方案

　　本系統設計框圖如圖1所示。整個(gè)系統是以FPGA為核心，包括前端模擬信號處理模塊、單片機模塊、顯示模塊和鍵盤(pán)輸入模塊。而信號的前級處理模塊又包括射級跟隨器、程控放大電路、整形電路。A、B通道的信號經(jīng)前級處理變?yōu)镺～4 V，AD9220對其采樣。波形存儲控制模塊將其采樣數據寫(xiě)入FPGA內部RAM，再由波形顯示控制模塊進(jìn)行顯示。FPGA通過(guò)編程設置實(shí)現測頻、鍵盤(pán)掃描、顯示驅動(dòng)、波形存儲控制等功能。單片機AT89S52控制整個(gè)系統鍵盤(pán)和點(diǎn)陣液晶模塊實(shí)現人機交互。通過(guò)面板按鍵可方便調整波形顯示方式。

　　5 硬件電路設計

　　5.1 程控放大電路

　　采用模擬開(kāi)關(guān)CD4051、寬帶運算放大器AD844及精密電位器實(shí)現10 mV/div～2 V/div的多檔垂直分辨率。FPGA含有通道選擇寄存器模塊，通過(guò)單片機寫(xiě)入通道號控制模擬開(kāi)關(guān)以選通不同的反饋電阻，實(shí)現不同放大倍數，將信號調理在滿(mǎn)足AD9220的0～4 V的范圍內，具體電路如圖2所示。

　　5.2 數據采集模塊

　　本系統設計采用ADI公司的高速模數轉換器AD9220實(shí)現波形信號的采集，AD9220最高采樣速率可達10 MHz，采用外部晶體振蕩器8 MHz，FPGA內部通過(guò)采樣實(shí)現波形存儲。AD9220有直流耦合和交流耦合兩種輸入方式。本系統設計采用直流耦合，0~5 V的輸入方式。采用內部2.5 V參考電壓。由于系統垂直分辨率只需255級，故采用AD9220的高8位。數據采集電路如圖3所示。

　　5.3 FPGA設計

　　系統采用Verilog HDL語(yǔ)言，在QuartusII軟件下對FPGA進(jìn)行邏輯電路的描述編程，可靈活實(shí)現系統所需電路和控制模塊。

　　5.3.1 觸發(fā)模塊

　　單片機先向FPGA模塊寫(xiě)入設置的觸發(fā)電壓，FPGA內部相比較后，當采樣值大于該觸發(fā)電壓時(shí)，則產(chǎn)生一次觸發(fā)。圖4為觸發(fā)模塊。

　　5.3.2 程控放大控制模塊

　　單片機首先以100 mv/div的檔位對信號采樣，通過(guò)比較與該信號最近的模擬開(kāi)關(guān)的通道號，然后寫(xiě)入控制字，產(chǎn)生相應通道號，實(shí)現垂直分辨率的調整。

　　5.3.3 波形存儲控制模塊

　　該模塊為RAM模塊的寫(xiě)地址累加器，可控制波形的存儲。H_sering為單次和多次觸發(fā)控制引腳，當為高電平時(shí)，單次觸發(fā)，停止向RAM寫(xiě)入數據，所顯示波形為存儲波形;為低電平時(shí)，多次觸發(fā)，當檢測到一次觸發(fā)時(shí)，即向RAM寫(xiě)一次數據，共l K個(gè)點(diǎn)，并在寫(xiě)操作時(shí)屏蔽觸發(fā)。寫(xiě)地址先寫(xiě)奇地址，存入通道一采樣后的波形數據，后寫(xiě)偶地址，存入通道二采樣后的波形數據。如果連續多次檢測不到觸發(fā)時(shí)，向RAM中寫(xiě)入全0，顯示一條直線(xiàn)，即實(shí)現自動(dòng)捕捉功能。波形存儲控制模塊如圖5所示。

　　5.3.4 波形顯示控制模塊

　　該模塊為讀地址累加器，從RAM中讀取數據，并產(chǎn)生行掃描和列掃描數據。通過(guò)單片機寫(xiě)入累加器基地址，改變讀取數據的起始位，實(shí)現波形的平移。該模塊還可計算波形的峰峰值、平均值，單片機可直接讀回數值。波形顯示控制模塊如圖6所示。

　　6 系統軟件設計

　　系統軟件設計實(shí)現人機交互、信息提示、系統啟動(dòng)與復位等功能。首先系統初始化，顯示默認通道波形，再等待按鍵按下。當按鍵按下后，完成相應功能，顯示相應波形，然后循環(huán)等待。系統軟件設計流程如圖7所示?！?nbsp; 

　　7 測試結果

　　使用自制的數字存儲示波器和tektronix TDSl002型數字示波器測量輸入信號，其中部分測量數據如表1所列。

　　通過(guò)對比測試和結果分析，各種輸入信號在自制數字存儲示波器上可精確顯示波形，并且實(shí)現波形的雙蹤顯示及波形水平、垂直平移，頻率、平均值、峰峰值的測量，誤差小，達到一定的精度要求。

　　8 結語(yǔ)

　　本系統設計采用單片機作為核心控制器，充分利用FPGA的可編程邏輯功能，完成相關(guān)電路設計。軟硬件有機結合實(shí)現簡(jiǎn)易數字存儲示波器的設計，系統總體功能完善，穩定性高，使用方便。