<![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]><![CDATA[<dfn id="yhprb"><delect id="yhprb"></delect></dfn>]]><![CDATA[<dfn id="yhprb"></dfn>]]><![CDATA[<dfn id="yhprb"><delect id="yhprb"></delect></dfn>]]><![CDATA[<dfn id="yhprb"></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn>]]><![CDATA[<small id="yhprb"></small>]]><![CDATA[<small id="yhprb"><delect id="yhprb"></delect></small>]]><![CDATA[<small id="yhprb"></small>]]><![CDATA[<small id="yhprb"></small>]]><![CDATA[<dfn id="yhprb"><delect id="yhprb"></delect></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]>
FPGA的并行多通道激勵信號產(chǎn)生拈
作者：
時(shí)間：2017-02-27
來(lái)源：網(wǎng)絡(luò )
收藏
從圖中可見(jiàn)，2位的同步時(shí)鐘控制地址s1、s0控制著(zhù)同步時(shí)鐘DDSclk的輸出。當地址位s1和s0分別為00、01、10和11時(shí)，同步時(shí)鐘DDSclk分別輸出了串行時(shí)鐘和串行時(shí)鐘2分頻、3分頻與4分頻。其中2分頻和4分頻通過(guò)對串行時(shí)鐘計數跳轉即可實(shí)現，方法簡(jiǎn)單且效果良好。對于3分頻的實(shí)現則要復雜一點(diǎn)，方法是通過(guò)將2個(gè)占空比不為50％的3分頻信號相與得到1個(gè)占空比為50％的時(shí)鐘輸出，如圖中div3：inst10／b與div：inst10／c相與得到的3分頻時(shí)鐘輸出div3output。
3.2.3 信號產(chǎn)生和調理輸出
信號產(chǎn)生和調理輸出部分的作用是通過(guò)接收控制命令對各通道的DDS電路進(jìn)行控制。經(jīng)過(guò)FIFO緩沖的16位來(lái)自用戶(hù)的控制命令FIFO_DATA，由數據控制部分識別、解析、校驗后傳輸到數據串／并轉換模塊，串／并轉換模塊按照數據格式的要求將其轉換為2位通道地址總線(xiàn)部分(c1，c0)、6位DDS寄存器地址總線(xiàn)部分(d5～d0)和8位數據總線(xiàn)部分(d7～d0)，組成16位控制字，如下所示：
由2位的通道地址選中命令接收通道，6位的DDS寄存器地址總線(xiàn)輸出后控制AD9854的寄存器的0x00～0x27單元，8位的數據總線(xiàn)傳輸波形產(chǎn)生信息和增益控制信息。其中6位的地址總線(xiàn)除了作為DDS寄存器地址外，還用于同步狀態(tài)的設置。當地址總線(xiàn)為0x3F時(shí)，控制器進(jìn)入同步設置狀態(tài)，此刻的8位數據總線(xiàn)用于傳輸同步設置內容。圖5為并行多通道波形產(chǎn)生模塊的部分狀態(tài)轉換圖。
圖6為信號產(chǎn)生和調理輸出模塊的邏輯仿真圖，圖中DDSA1～DDSA4為6位的DDS寄存器地址總線(xiàn)，DDSD1～DDSD4為8位的數據總線(xiàn)，DDSclk為同步時(shí)鐘。通過(guò)同步設置，選擇了1、3通道輸出波形，并使DDSclk輸出串行時(shí)鐘的2分頻。從圖中可看出，此次是對1、3通道進(jìn)行信號產(chǎn)生的控制，而沒(méi)有對2、4通道進(jìn)行操作。同時(shí)將16位的FIFO_DATA控制命令譯碼后輸出，圖中FIFO_DATA的0x0125經(jīng)譯碼后，選中通道1，并驅動(dòng)DDSAl輸出0x01，DDSD1輸出0x25。
4 模塊測試
首先對各通道的信號產(chǎn)生電路進(jìn)行單獨的測試，然后任意選擇2路通道產(chǎn)生獨立的激勵信號，再分別選擇3路和4路通道進(jìn)行測試。進(jìn)行以上測試測得模塊各通道間異步工作正常，而后進(jìn)行通道同步測試。設置多通道波形產(chǎn)生模塊16位控制字中的a[5：0]為0x3F，進(jìn)入同步設置模塊，設置通道選擇和通道輸出頻率后，對同步通道進(jìn)行測試，測得同步通道模塊工作正常，滿(mǎn)足設計要求。
圖7為7個(gè)通道同時(shí)輸出波形的測試，其中1、2、3通道為同步方式輸出的3路正弦波，4通道為獨立輸出的方波。測試后發(fā)現，模塊具備產(chǎn)生高質(zhì)量的并行多通道激勵信號的能力。
結 語(yǔ)
本文以并行多通道信號產(chǎn)生模型為依據，設計并實(shí)現了以FPGA為核心器件的并行多通道信號產(chǎn)生模塊，主要包括FPGA系統設計和多通道波形產(chǎn)生模塊設計。通過(guò)模塊測試后發(fā)現，該模塊具備產(chǎn)生高質(zhì)量并行多通道激勵信號的能力。在后續的研究中，以產(chǎn)生各種復雜的激勵信號為主，并通過(guò)增加并行算法或采用多嵌入式軟核等方法改善模塊通道之間的并行機制，充分挖掘各通道的并行特性。 本文引用地址：http://dyxdggzs.com/article/201702/338754.htm
技術(shù)專(zhuān)區
国产精品自在自线亚洲|国产精品无圣光一区二区|国产日产欧洲无码视频|久久久一本精品99久久K精品66|欧美人与动牲交片免费播放
<![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]><![CDATA[<dfn id="yhprb"><delect id="yhprb"></delect></dfn>]]><![CDATA[<dfn id="yhprb"></dfn>]]><![CDATA[<dfn id="yhprb"><delect id="yhprb"></delect></dfn>]]><![CDATA[<dfn id="yhprb"></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn>]]><![CDATA[<small id="yhprb"></small>]]><![CDATA[<small id="yhprb"><delect id="yhprb"></delect></small>]]><![CDATA[<small id="yhprb"></small>]]><![CDATA[<small id="yhprb"></small>]]><![CDATA[<dfn id="yhprb"><delect id="yhprb"></delect></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]>
加入技術(shù)交流群
評論