模數轉換器時(shí)鐘優(yōu)化：測試工程觀(guān)點(diǎn)

參看圖3的斜線(xiàn) (1)

參看圖3的水平線(xiàn) (2)

圖3是由這兩個(gè)公式畫(huà)出的曲線(xiàn)圖。用戶(hù)可以在曲線(xiàn)交點(diǎn)處確定給定模擬輸入信號頻率時(shí)可容忍的總時(shí)鐘抖動(dòng)量。在低頻下，精度受到轉換器分辨率的限制。然而，隨著(zhù)輸入信號頻率的增加，在大于某個(gè)頻點(diǎn)之后，ADC的性能將受控于系統的總時(shí)鐘抖動(dòng)。位于該頻點(diǎn)左側的輸入信號頻率，無(wú)須考慮小抖動(dòng)的問(wèn)題。



圖3. 理想ADC的SNR vs. 模擬輸入信號頻率和抖動(dòng)

然而，如果信號頻率在該頻點(diǎn)附近或者在其右側，則必須降低頻率或分辨率，或者必須提高抖動(dòng)指標。因此，抖動(dòng)越大，SNR性能受控于時(shí)鐘系統抖動(dòng)的頻點(diǎn)就越低。

例如，如果使用具有350 fs抖動(dòng)的時(shí)鐘測試14 bit ADC，為了避免性能下降，輸入信號頻率必須低于35 MHz（14 bit水平線(xiàn)與350 fs斜線(xiàn)的交點(diǎn)）。如果抖動(dòng)為100 fs，則輸入信號頻率可以達到125 MHz。

實(shí)際上，當模擬測試頻率接近交點(diǎn)時(shí)，使用該一階近似的簡(jiǎn)化模型便喪失了有效性。為了全面地理解時(shí)鐘抖動(dòng)對ADC性能的影響，除了分辨率以外，還要考慮量化噪聲和模擬輸入幅度（式3，基于參考文獻9）。

(3)

其中

SNR = 信噪比（dB）

fa = 滿(mǎn)量程正弦波的模擬輸入頻率

tj rms = 內部ADC抖動(dòng)和外部時(shí)鐘抖動(dòng)的組合rms抖動(dòng)

ε = ADC的平均差分非線(xiàn)性（DNL）（LSB）

N = ADC的分辨率（bit）

VNOISE rms = ADC的有效輸入噪聲

如果 tj rms = 0, ε = 0, 并且 VNOISE rms = 0, 則上面的公式變?yōu)槲覀兯煜さ?BR>
SNR = 6.02N + 1.76dB

例如，假設ADC具有0.5 LSB的量化噪聲，并且在測試時(shí)模擬輸入幅度比滿(mǎn)刻度低0.5 dB。圖4結合了式2和式3，相比于簡(jiǎn)化模型，編碼時(shí)鐘抖動(dòng)將在更低的頻率處影響SNR性能。



圖4. SNR是模擬輸入頻率、時(shí)鐘抖動(dòng)和量化噪聲的函數

前面的示例中，模擬輸入信號頻率接近35 MHz時(shí)，具有350 fs抖動(dòng)的時(shí)鐘不會(huì )影響14 bit ADC的SNR。但是在考慮量化噪聲、輸入信號頻率和輸入幅度的影響后，10 MHz的信號頻率就應被注意。同樣地，抖動(dòng)為100 fs的時(shí)鐘會(huì )在低于100 MHz的頻率下引起SNR的下降。

消除抖動(dòng)

在回顧有關(guān)抖動(dòng)的基礎知識之后，我們將考慮抖動(dòng)的源。能夠使得ADC時(shí)鐘沿變換的任何因素都將引入或影響抖動(dòng)。這些因素包括串擾、EMI（電磁干擾）、地效應和電源噪聲。

串擾引起的抖動(dòng)可以出現在任意兩條相鄰的走線(xiàn)上。如果一條走線(xiàn)承載信號，而附近的平行走線(xiàn)承載變化的電流，則信號走線(xiàn)中會(huì )感生電壓。如果該信號是時(shí)鐘信號，則時(shí)鐘邊沿發(fā)生點(diǎn)的時(shí)刻將發(fā)生變化。

EMI輻射引發(fā)敏感信號走線(xiàn)上的抖動(dòng)。EMI由開(kāi)關(guān)電源、高壓輸電線(xiàn)、RF信號和其他類(lèi)似的源產(chǎn)生。與串擾類(lèi)似，EMI通過(guò)電磁耦合調整了信號或時(shí)鐘的時(shí)序。

圖5說(shuō)明了電磁干擾對SNR的影響。藍色曲線(xiàn)表示AD9446基線(xiàn)SNR vs. 頻率的關(guān)系，其中AD9446使用外部時(shí)鐘和線(xiàn)性電源。時(shí)鐘未以任何方式連接到評估板。紅色曲線(xiàn)給出了將相同的時(shí)鐘電路固定或焊接到評估板后出現的性能下降，其中時(shí)鐘電路由開(kāi)關(guān)電源供電。綠色曲線(xiàn)給出了，如果對電源噪聲進(jìn)行濾波，則可以顯著(zhù)改善轉換器的性能。


圖5. 轉換器性能 vs. 振蕩器電源配置和頻率

由開(kāi)關(guān)電流或者不適當的接地引起的地彈也可能帶來(lái)抖動(dòng)。當許多門(mén)電路同時(shí)切換時(shí)，開(kāi)關(guān)電流會(huì )變大。這可能在電源平面和地平面上產(chǎn)生電流尖峰，使時(shí)鐘電路的閾值電壓或模擬輸入信號的電平移位。例如：

考慮PCB走線(xiàn)和接收門(mén)電路的輸入端，門(mén)電路輸出會(huì )具有10 pF的負載。當門(mén)電路切換時(shí)，10 mA的動(dòng)態(tài)電流流入或流出每個(gè)輸出端。[10 mA得自10 pF×1 V/ns，即CMOS門(mén)電路的典型擺率（I=C dV/dt）。] 因此，如果12個(gè)門(mén)電路同時(shí)切換，則動(dòng)態(tài)電流可能累積達到120 mA。這將需要電源引腳提供很大的電流尖峰，而其中一個(gè)引腳是接地的。由引線(xiàn)電阻引起的瞬時(shí)壓降（跳動(dòng)）將影響所有以該引線(xiàn)作為參考地的電路。

為了減少這些源引起的抖動(dòng)，應使用良好的布線(xiàn)和適當的電路布局。重要的一點(diǎn)是將模擬電路和數字電路限制在其各自的區域中。為確保良好的隔離，每個(gè)電路層都應遵循該原則。理解回流如何相對于源來(lái)流動(dòng)以及如何避免模擬和數字電路之間的越界或交叉是十分重要的?？偠灾?，必須使敏感的模擬輸入和時(shí)鐘走線(xiàn)遠離其他電路和走線(xiàn)，以免受到這些電路和走線(xiàn)的影響。

改善抖動(dòng)意味著(zhù)改善擺率

前面已討論了抖動(dòng)的基礎知識及其可能帶來(lái)的影響，現在的問(wèn)題是：如何改進(jìn)系統時(shí)鐘或時(shí)鐘電路以減少抖動(dòng)？

回顧之前的討論，當抖動(dòng)出現在轉換過(guò)程或者時(shí)鐘的閾值周期中時(shí)，抖動(dòng)或噪聲僅能破壞ADC的時(shí)序，如圖6中所示。通過(guò)增加擺率使該邊沿（并且因此使閾值周期）更快，將會(huì )使閾值周期中可能出現噪聲的時(shí)間量變小，并使引入系統中的rms（均方根）抖動(dòng)量變小。



圖6. 差分時(shí)鐘的閾值/轉換區域的放大示圖

應當注意，擺率的增加不會(huì )影響原始信號質(zhì)量，僅會(huì )影響通過(guò)閾值區域的轉換時(shí)間。為了證實(shí)這一點(diǎn)，參考圖2b。應當注意，信號擺動(dòng)越快，在轉換區域中花費的時(shí)間就越少。圖7說(shuō)明了抖動(dòng)和擺率之間成反比。與前面的示例結合考慮，對于12 bit ADC，輸入信號為70 MHz時(shí)抖動(dòng)最少為100 fs rms，對應擺率為1V/ns。