應對功耗挑戰：晶體管技術(shù)方案面臨瓶頸

在電費占運營(yíng)成本 (OPEX) 很大一部分，而運營(yíng)成本則占總成本約 70% 的情況下，降低功耗對運營(yíng)商來(lái)說(shuō)已刻不容緩。以前，芯片提供商想辦法通過(guò)晶體管和工藝技術(shù)來(lái)降低功耗。雖然晶體管是產(chǎn)生功耗的主要原因，但并非唯一因素，而且通過(guò)晶體管來(lái)降低功耗作用是有限的。

通過(guò)更全面的系統級方法能夠更有效地降低功耗。只有全面兼顧芯片工藝技術(shù)，充分發(fā)揮功率感知型 (power-aware tool) 工具的作用，在代碼設計時(shí)即考慮到低功耗需要，調整系統級架構，同時(shí)采用能夠顯著(zhù)降低系統級功耗的算法（如在遠程射頻頭應用中使用數字預失真 [DPD]），就能獲得最佳成效。

選擇合適的芯片技術(shù)合作伙伴將使您受益匪淺。賽靈思正是采用上述全面而系統的措施來(lái)處理電源管理問(wèn)題的，而不是單純狹隘地關(guān)注晶體管和工藝節點(diǎn)技術(shù)。Xilinx® FPGA 平臺解決方案能幫助設計人員采用功率優(yōu)化設計方案和系統級設計與集成方法，全面解決功耗問(wèn)題。從設計層面來(lái)說(shuō)，賽靈思功率感知型工具和廣泛的低功耗參考設計庫以及應用指南都能幫助工程師優(yōu)化整體功耗。此外，賽靈思技術(shù)精良的應用工程師團隊還可幫助設計人員達到嚴格的功耗目標。賽靈思工程師能夠幫助客戶(hù)逐步采取設計優(yōu)化技術(shù)，如折疊 DSP 密集型設計以縮小設計尺寸等，從而使用尺寸更小的器件來(lái)降低靜態(tài)功耗和成本。

從系統級層面來(lái)說(shuō)，賽靈思對集成度的重視也獲得了非常好的結果。例如，在單個(gè) FPGA 上高度集成多個(gè)分立組件能夠大幅降低系統 I/O 的總量，進(jìn)而顯著(zhù)降低功耗。此外，在遠程射頻頭中采用 DPD 等高級算法也能使電信設備制造商 (TEM) 使用功耗和成本均較低的功率放大器，這將對系統級功耗產(chǎn)生巨大影響。

顯然，賽靈思認識到不能完全忽視晶體管和工藝節點(diǎn)技術(shù)在降低功耗方面的作用。與其前代 40 納米系列相比，賽靈思 28 nm 7 系列 FPGA 將總體功耗銳降 50%。在晶體管技術(shù)方面，賽靈思的低功耗工藝及其對多種晶體管尺寸的使用，能夠最大限度地降低靜態(tài)功耗。賽靈思 FPGA 針對DSP、存儲器以及 SERDES 使用硬模塊，這與同類(lèi)競爭 DSP 和其它 FPGA 設計相比最大限度地降低了動(dòng)態(tài)功耗。

在晶體管層面解決功耗難題只是降低功耗和節約運營(yíng)成本的一個(gè)起點(diǎn)，而只有全面綜合地精細化改進(jìn)所有相關(guān)方面，才能獲得最出色的結果。

基于賽靈思 FPGA 的設計可充分利用業(yè)界領(lǐng)先的功能密度和高級無(wú)線(xiàn)電算法（如 DPD）來(lái)最小化外部電路并降低功率放大器的功耗，從而將整個(gè)系統的功耗降至最低。