DDR3內存的PCB仿真與設計

1概述

當今計算機系統DDR3存儲器技術(shù)已得到廣泛應用，數據傳輸率一再被提升，現已高達1866Mbps.在這種高速總線(xiàn)條件下，要保證數據傳輸質(zhì)量的可靠性和滿(mǎn)足并行總線(xiàn)的時(shí)序要求，對設計實(shí)現提出了極大的挑戰。

本文主要使用了Cadence公司的時(shí)域分析工具對DDR3設計進(jìn)行量化分析，介紹了影響信號完整性的主要因素對DDR3進(jìn)行時(shí)序分析，通過(guò)分析結果進(jìn)行改進(jìn)及優(yōu)化設計，提升信號質(zhì)量使其可靠性和安全性大大提高。

2 DDR3介紹

DDR3內存與DDR2內存相似包含控制器和存儲器2個(gè)部分，都采用源同步時(shí)序，即選通信號(時(shí)鐘)不是獨立的時(shí)鐘源發(fā)送，而是由驅動(dòng)芯片發(fā)送。它比DR2有更高的數據傳輸率，最高可達1866Mbps;DDR3還采用8位預取技術(shù)，明顯提高了存儲帶寬;其工作電壓為1.5V，保證相同頻率下功耗更低。

DDR3接口設計實(shí)現比較困難，它采取了特有的Fly-by拓撲結構，用“Write leveling”技術(shù)來(lái)控制器件內部偏移時(shí)序等有效措施。雖然在保證設計實(shí)現和信號的完整性起到一定作用，但要實(shí)現高頻率高帶寬的存儲系統還不全面，需要進(jìn)行仿真分析才能保證設計實(shí)現和信號質(zhì)量的完整性。

3仿真分析

對DDR3進(jìn)行仿真分析是以結合項目進(jìn)行具體說(shuō)明：選用PowerPC 64位雙核CPU模塊，該模塊采用Micron公司的MT41J256M16HA—125IT為存儲器。Freescale公司P5020為處理器進(jìn)行分析，模塊配置內存總線(xiàn)數據傳輸率為1333MT/s，仿真頻率為666MHz.

3.1仿真前準備

在分析前需根據DDR3的阻抗與印制板廠(chǎng)商溝通確認其PCB的疊層結構。在高速傳輸中確保傳輸線(xiàn)性能良好的關(guān)鍵是特性阻抗連續，確定高速PCB信號線(xiàn)的阻抗控制在一定的范圍內，使印制板成為“可控阻抗板”，這是仿真分析的基礎。DDR3總線(xiàn)單線(xiàn)阻抗為50Ω，差分線(xiàn)阻抗為100Ω。

設置分析網(wǎng)絡(luò )終端的電壓值;對分析的器件包括無(wú)源器件分配模型;確定器件類(lèi)屬性;確保器件引腳屬性(輸入輸出、電源地等)……

3.2電路前仿真分析

前仿真分析的內容主要是在PCB設計之前對電路設計的優(yōu)化包括降低信號反射、過(guò)沖，確定匹配電阻的大小、走線(xiàn)阻抗等，通過(guò)對無(wú)源器件的各種配置分析選取出最適合的參數配置。

圖1時(shí)鐘線(xiàn)的拓撲結構(點(diǎn)擊查看大圖)

(1)DDR3總線(xiàn)的差分時(shí)鐘分析

眾所周知，在差分傳輸中，所有信息都是由差模信號來(lái)傳送的，而共模信號會(huì )輻射能量并能顯著(zhù)增加EMI，因此保證差分信號的質(zhì)量十分重要，應使共模信號的產(chǎn)生降到最低。在對差分時(shí)鐘分析時(shí)不僅要關(guān)注其本身的信號質(zhì)量，由于其它信號都是以差分時(shí)鐘的來(lái)采樣數據，因此還需關(guān)注其單調性、過(guò)沖值等。

本例中差分時(shí)鐘的fly—by拓撲結構與地址總線(xiàn)一樣為串聯(lián)方式，如圖l對處理器P5020驅動(dòng)4個(gè)DDR3內存芯片的時(shí)鐘拓撲結構，在終端進(jìn)行簡(jiǎn)單的電阻匹配，在PCB板上差分走線(xiàn)后，進(jìn)行反射分析發(fā)現接收端反射波形上下過(guò)沖較大。在處理器輸出端選用正確的下拉匹配電阻，雖電壓幅值略有減少，但上下過(guò)沖明顯減少消除了反射干擾，即減少了差分線(xiàn)的共模分量。對比分析結果如圖2.

圖2接收端DDR3的反射波形

(2)驗證驅動(dòng)能力和ODT選項

DDR3內存總線(xiàn)數據信號的驅動(dòng)能力分為FULL和HALF兩種模式，內部終端電阻(ODT)選擇也有0Ω、20Ω、30Ω、40Ω、60Ω、120Ω選項，它們分別對應不同的模型用于控制信號反射的影響。為提高信號質(zhì)量、降低功耗，可通過(guò)分析不同模式選取正確的參數模型。

取數據總線(xiàn)對不同的ODT選項進(jìn)行分析。圖3是在不同ODT設置進(jìn)行分析數據信號形成的眼圖波形，從圖中可以看出：ODT阻抗越高，在相同驅動(dòng)激勵和走線(xiàn)等情況下轉換率越高，幅度越大;在選擇ODT=60Ω，其接收波形平緩信號質(zhì)量最好，無(wú)明顯抖動(dòng)和過(guò)沖，抖動(dòng)最小。

圖3數據信號眼圖波形

通常串擾是指當信號在傳輸線(xiàn)上傳播時(shí)，因電磁耦合對相鄰的傳輸線(xiàn)產(chǎn)生的不期望的電壓噪聲干擾。它生成前向串擾與后向串擾，其對信號波形主要影響在幅度和邊沿上面。

從DDR3數據總線(xiàn)提取3根相鄰線(xiàn)，中間一根為被攻擊網(wǎng)絡(luò )，周?chē)?根為攻擊網(wǎng)絡(luò )，采用3線(xiàn)模型進(jìn)行分析，如下圖4走線(xiàn)排列，其受害線(xiàn)為中間走線(xiàn)保持低電平，兩邊的為攻擊線(xiàn)，采用128位偽隨機碼，根據走線(xiàn)的不同線(xiàn)寬和線(xiàn)間距對其進(jìn)行串擾分析，看其分析結果如下表1.

圖4走線(xiàn)剖面圖

表1串擾分析結果

從表1可看出間距越大串擾影響越小，這里我們遵循的3W原則即走線(xiàn)邊沿間距S是線(xiàn)寬W的3倍將大大減少串擾的影響。但間距增大將犧牲布線(xiàn)空間，因此需綜合考慮使在有限的空間中布線(xiàn)最優(yōu)化。

3.3時(shí)序分析

DDR3是并行總線(xiàn)，其時(shí)序屬源同步系統，在滿(mǎn)足信號質(zhì)量的前提下，也必須滿(mǎn)足時(shí)序要求。對于源同步時(shí)鐘，驅動(dòng)芯片的數據和時(shí)鐘信號由內部電路提供即數據和時(shí)鐘并行傳輸。DDR3對不同的時(shí)序關(guān)系采用分組設計，其時(shí)序關(guān)系如表2.

表2時(shí)序分組關(guān)系

源同步時(shí)序計算公式：

Tsetup_margin=Tvb—Tsetup—Tskew

Thold_margin=Tva—Thold—Tskew

公式中：Tsetup marginThold_margin：建立時(shí)間余量保持時(shí)間余量，TvbTva：驅動(dòng)端的建立時(shí)間和保持時(shí)間，TsetupThold接收端的建立時(shí)間和保持時(shí)間，Tskew：指數據、地址信號參考時(shí)鐘引起的偏移。其中TvbTva，TsetupTh01d參數值都是能從器件手冊中獲取，關(guān)鍵是數據與選通信號飛行時(shí)間的時(shí)序偏移(skew)，包含驅動(dòng)端輸出的偏移和在PCB板上的走線(xiàn)長(cháng)度的偏移，需通過(guò)時(shí)序仿真非理想隨機碼進(jìn)行分析計算得出。

以DDR3數據讀寫(xiě)操作為例，根據下表芯片資料中的時(shí)序參數進(jìn)行靜態(tài)時(shí)序裕量的計算，獲得PCB設計的時(shí)序控制規則。

表3仿真所需要的時(shí)序參數(數據率：1333MHz)控制器：

寫(xiě)操作：

Tsetup_margin=0.25—0.03=0.22ns

Thold_margin=0.25-0.065=0.185ns

讀操作：

Tsetup_margin = Thold_margin=(0.38*1.5-0.125)/2 - 0.125=97.5ps

上述計算值是理論上的時(shí)序余量，其實(shí)源同步時(shí)序除本身芯片自身固有特性所帶來(lái)的延時(shí)外還受其他因素的影響，都屬于偏移范圍，主要包括：

(1)高速總線(xiàn)造成的信號完整性問(wèn)題如串擾、同步開(kāi)關(guān)噪聲、碼間干擾(ISI)等影響，需通過(guò)信號仿真分析來(lái)估算。

(2)高速總線(xiàn)互連所產(chǎn)生的時(shí)序偏斜：主要是信號總線(xiàn)互連鏈路中的布線(xiàn)誤差，整個(gè)鏈路含器件封裝內部走線(xiàn)、pcb板上走線(xiàn)和走線(xiàn)過(guò)孔等產(chǎn)生的時(shí)序偏差，可通過(guò)等長(cháng)布線(xiàn)來(lái)控制其時(shí)序偏斜。

對8位數據總線(xiàn)DQ進(jìn)行分析，選取一根數據線(xiàn)為受害線(xiàn)，其余數據線(xiàn)為反向偽隨機碼，條件設為最快驅動(dòng)，在此最壞情況進(jìn)行綜合仿真，查看其受擾線(xiàn)的波形情況。

比較圖5、圖6后可看出此數據線(xiàn)受到各方面的因素綜合影響，使波形眼圖中的眼高和眼寬都相應減小，導致數據總線(xiàn)時(shí)序裕量大大減少。上述時(shí)序裕量需減去此值再考慮其他噪聲因素，結合經(jīng)驗留些時(shí)序余量后，就可把時(shí)序余量轉換成PCB設計時(shí)的布線(xiàn)長(cháng)度約束(約6in/ns)。

圖5 DO數據總線(xiàn)理想波形

圖6 DQ數據總線(xiàn)最壞情況下的實(shí)際波形

4 PCB設計

4.1設計規則約束

(1)等長(cháng)約束

采用分組等長(cháng)方式，分組如下：

數據線(xiàn)與DQS、DM信號組：64位數據線(xiàn)按8位一組，每組分別對應其各自的DQS和DM信號;由于數據時(shí)序余量最小，組內嚴格控制延時(shí)，以對應的DQS為基準，等長(cháng)精度在±10mil.

地址線(xiàn)、控制線(xiàn)、時(shí)鐘線(xiàn)組：需等長(cháng)控制，地址線(xiàn)與控制線(xiàn)各分支的誤差±20mil，它們與時(shí)鐘線(xiàn)誤差在±100mil，差分時(shí)鐘線(xiàn)之間±5rail.

(2)間距約束

DDR3同組線(xiàn)間的間距保持在2倍線(xiàn)寬;不同組類(lèi)線(xiàn)的間距保持在3倍線(xiàn)寬;DDR3線(xiàn)與其他jBDDR3線(xiàn)之間的間距應大于50mil，用于串擾控制。

(3)線(xiàn)寬約束

根據傳輸線(xiàn)阻抗要求和印制板疊層結構計算走線(xiàn)線(xiàn)寬，設置走線(xiàn)線(xiàn)寬規則，保證阻抗的一致性。

4.2布線(xiàn)技巧

同組內總線(xiàn)盡量同層走線(xiàn)，時(shí)鐘線(xiàn)與地層相鄰;盡量少用過(guò)孔，如用需組內過(guò)孔數相同，保證其一致性;相鄰信號走線(xiàn)需交叉，避免長(cháng)距離的重疊走線(xiàn)，如相鄰層間距足夠大，可適當降低要求;

走線(xiàn)避免采用直角應用45.斜線(xiàn)或圓弧角走線(xiàn);盡量采用3W原則走線(xiàn);

與電源層相鄰的信號層中的高速走線(xiàn)應避免跨電源地平面;

電源層比地層內縮20H(H：電源層與地層的介質(zhì)厚度);不允許有孤立銅的存在。

5 PCB板后仿驗證

DDR3的PCB設計結束后進(jìn)行后仿分析，用以對前面的仿真分析進(jìn)行驗證。PCB板后仿主要是對DDR3信號質(zhì)量和時(shí)序關(guān)系進(jìn)行分析。

5.1 DDR3的差分時(shí)鐘驗證

DDR3差分時(shí)鐘在PCB布線(xiàn)后對其后仿真分析，抽取一對實(shí)際時(shí)鐘走線(xiàn)對所走鏈路進(jìn)行分析其波形如下圖7：其單調性和上下過(guò)沖都滿(mǎn)足要求。

圖7：差分時(shí)鐘PCB走線(xiàn)波形圖8數據總線(xiàn)寫(xiě)時(shí)序

5.2 DDR3的時(shí)序驗證

對于布線(xiàn)后的時(shí)序驗證也是十分重要的環(huán)節。在確定好同步信號組及對應的選通信號后利用Cadence軟件的BUS setup功能進(jìn)行綜合分析，位數據總線(xiàn)及相應的DQS信號，設定時(shí)鐘頻率666MHz，設定相應ibis模型，加入隨機碼流，最終進(jìn)行分析后可通過(guò)測量得到時(shí)序參數可計算時(shí)序裕量，驗證PCB布線(xiàn)是否滿(mǎn)足相關(guān)的時(shí)序關(guān)系。分析結果見(jiàn)圖8.

圖8數據總線(xiàn)寫(xiě)時(shí)序

從上圖8可測量出數據總線(xiàn)的建立時(shí)間和保持時(shí)間，根據DDR3數據相應時(shí)序進(jìn)行靜態(tài)時(shí)序計算，再綜合考慮其余因素對時(shí)序的影響來(lái)估算包括其PCB走線(xiàn)長(cháng)度引起的偏移等，滿(mǎn)足其DDR3接收端的建立時(shí)間和保持時(shí)間的時(shí)序正確性，其它時(shí)序關(guān)系類(lèi)似可通過(guò)此驗證。

6結束語(yǔ)

通過(guò)上述Power PC模塊的DDR3內存設計分析，了解高速信號反射、串擾、時(shí)序等因素對其設計的影響，其仿真分析成為增強計算機系統設計可靠性和穩定性的必要手段，為設計高速數字電路保駕護航。