基于FPGA的F-RAM防掉電設計

摘要 在復雜實(shí)驗條件下，需采用非易失性鐵電存儲器記錄重要數據。為防止二次上電時(shí)實(shí)驗數據被覆蓋，需設計防掉電功能。文中介紹了一種F-RAM的防棹電設計思路，并基于現場(chǎng)可編程門(mén)陣列實(shí)現，板級驗證工作正常，并已在相關(guān)項目中得到應用且達到了預期功能。

關(guān)鍵詞 非易失鐵電存儲器;防掉電;現場(chǎng)可編程門(mén)陣列

在彈載、密閉艙等某些復雜實(shí)驗條件下，為記錄實(shí)驗數據，國內外通常采用SRAM加后備電池、EEPROM、NVRAM的3種方式。其中SRAM加后備電池的方法增加了硬件的復雜性，同時(shí)又降低了系統的可靠性;EEPROM的寫(xiě)操作時(shí)間較長(cháng);NVRAM的價(jià)格限制了其的普及應用。鑒于以上情況，越來(lái)越多的設計者將注意力投向了新型的非易失性鐵電存儲器(F-RAM)。非易失性鐵電存儲器具有實(shí)時(shí)寫(xiě)入，讀寫(xiě)操作簡(jiǎn)單，可擦寫(xiě)次數可達億次量級，并具有低功耗等突出優(yōu)點(diǎn)。

系統實(shí)驗中可能會(huì )出現二次上電情況，此時(shí)系統再次正常工作，將向F-RAM中重新寫(xiě)入數據，造成已采集有效數據的覆蓋，為避免數據覆蓋的發(fā)生設計中需增加防掉電功能。本文主要介紹一款F-RAM芯片的硬件配置、讀寫(xiě)操作時(shí)序，闡明了防掉電設計思路及其FPGA實(shí)現，同時(shí)驗證了方法的正確性。

1 F-RAM及FPGA

本文選擇FM23MLD16的8 Mbit F-RAM存儲器，48個(gè)管腳BGA封裝，可抗高過(guò)載，作為FPGA的外設器件。首先器件配置應正確，硬件配置決定了軟件的控制及時(shí)序。根據手冊，本文選擇如圖1所示的配置方式。

硬件上

接為低電平、CE2接為高電平，程序中將UB、LB接成低電平以配置成數據位寬16bit模式。根據硬件配置，讀寫(xiě)操作利用

、

兩信號控制，且時(shí)序關(guān)系確定，如圖2和圖3所示。硬件配置中需注意的是

上拉電阻務(wù)必要加入，以保證在上電及掉電時(shí)

信號不為低電平。

設計需滿(mǎn)足時(shí)序要求，對F-RAM的讀寫(xiě)時(shí)鐘最終確定為5 MHz。由圖2可知該配置下，讀操作相對簡(jiǎn)單，

為低，

為高，地址變化即可;寫(xiě)操作需注意

的上升沿與地址、數據間滿(mǎn)足建立時(shí)間、保持時(shí)間要求，文中

的上升沿處于數據中段。

FPGA既具有門(mén)陣列的高邏輯密度和高可靠性，又具有用戶(hù)可編程特性，可減少系統設計和維護的風(fēng)險，降低產(chǎn)品成本，并縮短設計周期。FPGA有著(zhù)規整的內部邏輯塊陣列和豐富的連線(xiàn)資源，適合于細粒度和高并行度結構特點(diǎn)的數字信號處理任務(wù)，可大幅提高系統處理速度。管腳資源豐富是采用FPGA實(shí)現的重要原因，且時(shí)序控制方便。

2 防掉電設計思路

正常的讀寫(xiě)操作，在所選擇硬件配置下滿(mǎn)足時(shí)序要求即可。防掉電功能通過(guò)在寫(xiě)模式上電后，首先以判斷標志位的方式實(shí)現，若標志位未寫(xiě)入標志信息，則執行寫(xiě)操作，否則進(jìn)入空閑模式不再寫(xiě)入。而讀模式將存儲器內數據正常讀出即可。設計增加擦除模式，將F-RAM中所有數據清零，且標志位也清零。

讀寫(xiě)及擦除模式間的切換是通過(guò)兩外置管腳的輸入電平來(lái)控制的，兩管腳可實(shí)現4種組合滿(mǎn)足本文的需要，上電時(shí)通過(guò)判斷管腳電平進(jìn)入相應模式。其設計流程如圖4所示。

圖4中E、WOR為兩個(gè)外置的控制管腳，0、1代表高低電平。為數據分析方便，設計每包數據均加幀頭、幀尾標志信息。最初的設計思路為在標志位寫(xiě)固定值，上電寫(xiě)操作模式下先讀取該標志位，擦除也只是將標志位清零。后經(jīng)分析可將幀頭作為標志信息，這樣大幅簡(jiǎn)化了設計復雜度。每包數據幀頭均由4個(gè)16'h007E構成，將其作為標志位，則寫(xiě)模式下，判斷初始4個(gè)地址中是否為該標志位即可判別是否已寫(xiě)入數據，實(shí)現防掉電功能。擦除模式下將所有存儲數據均清為0。每次上電后系統重新判斷E、WOR狀態(tài)，而讀寫(xiě)地址均從0開(kāi)始重新變化。

3 板級驗證

由于該器件為FPGA外置芯片，因此讀寫(xiě)操作的正確性需在信號處理板上進(jìn)行調試，設計中的仿真只保證讀寫(xiě)時(shí)序與設計思路一致。

板級驗證方法：實(shí)驗前控制E、WOR為擦除模式，數據清空。再接為寫(xiě)模式，則可正常寫(xiě)入數據，重新上電，仍處于寫(xiě)模式，此時(shí)標志位已寫(xiě)入標志信息，則結束進(jìn)入空模式而不再重新寫(xiě)入，最后再進(jìn)入讀模式。具體步驟為：(1)進(jìn)行擦除操作，然后系統掉電。(2)讀操作看是否將F-RAM中數據清為0，然后系統掉電。(3)寫(xiě)操作重復寫(xiě)入同一組已知格式的數據(16 bit位寬)，本文采用：4個(gè)幀頭(16'h007E)+數據(16'd 1、2、…、800)+2個(gè)幀尾作為第一組數據，寫(xiě)滿(mǎn)后系統掉電。(4)二次寫(xiě)操作，仍保持E、WOR為低電平，此時(shí)每幀數據封裝格式不變，將數據調整為800，799，…，1，然后系統掉電。(5)讀操作，從F-RAM中讀取數據，若為第一組數據則結果正確。實(shí)驗結果如圖5(a)～圖5(c)所示，分別對應(1)～(5)步實(shí)驗步驟。

圖5為使用同一bit文件觀(guān)測，圖中相關(guān)信號的說(shuō)明如表1所示。

實(shí)驗結果說(shuō)明，圖5(a)為第一步擦除操作，E、WOR均接為低電子，擦除即將每個(gè)地址中均寫(xiě)入數據0，對應d_writein均為0，按寫(xiě)地址順序變化。圖5(b)為第二步讀取操作，E、WOR均接為高電平，讀取過(guò)程中讀地址(r_addr_d1)順序變化，此時(shí)讀出數據均為0(read_data)，說(shuō)明第一步擦除有效已將標志位清零。圖5(c)為第三步寫(xiě)第一組數據，如圖所示寫(xiě)地址隨數據順序增加，寫(xiě)F-RAM時(shí)wewe上升沿與數據及地址對齊，oeoe為低電平。圖5(d)為系統二次上電E、WOR均接為低電平，仍為寫(xiě)模式，寫(xiě)入第二組數據，由于在第三步中標志位已寫(xiě)入標志信息，系統進(jìn)入空閑模式，結束對F-RAM的操作(oeoe拉高，讀寫(xiě)使能均為低電平)。圖5(c)為第五步讀取操作，讀數據時(shí)，需并串轉換后經(jīng)異步串口將數據輸出，發(fā)送完一個(gè)數據后將再讀出另一個(gè)，串口速率比讀時(shí)鐘慢，因此圖中讀一個(gè)數顯示占用了若干周期。

圖5(c)的結果說(shuō)明讀出數據為實(shí)驗第三步即第一次寫(xiě)入的數據，重復驗證結果不變，說(shuō)明達到了防掉電的目的，且讀寫(xiě)功能正常，符合設計要求。

設計中考慮試驗時(shí)可能遇到的E、WOR線(xiàn)斷情況，故給兩控制管腳均接入下拉電阻，避免了控制寫(xiě)操作時(shí)E、WOR變?yōu)楦唠娖?，進(jìn)而防止了誤操作的發(fā)生。

4 結束語(yǔ)

本文介紹了F-RAM的基本讀寫(xiě)時(shí)序，并著(zhù)重說(shuō)明了基于FPGA實(shí)現防掉電的設計思路。設計利用數據幀頭信息作為標志位，簡(jiǎn)化了邏輯復雜度。該方法已應用于相關(guān)項目中，為實(shí)驗數據記錄分析及查找問(wèn)題提供了方便。