基于FPGA的振動(dòng)信號采集處理系統設計

摘要：在振動(dòng)信號采集和處理系統設計中，信號的處理時(shí)間與可靠性決定著(zhù)系統應用的可行性。本文設計了一種基于FPGA的振動(dòng)信號采集處理系統，該系統通過(guò)振動(dòng)信號采集電路、抗混疊濾波電路、AD采樣電路將電荷信號轉化為數字信號送入FPGA，在FPGA處理設計中利用數據流控制方法并行實(shí)現了信號的采樣和處理，并在數據存儲和訪(fǎng)問(wèn)過(guò)程中采用時(shí)鐘時(shí)標方法判斷信號采樣過(guò)程中的數據丟失情況，有效提高了振動(dòng)信號處理的實(shí)時(shí)性及可靠性。本設計在真實(shí)環(huán)境中進(jìn)行了驗證，系統運行穩定可靠，滿(mǎn)足各項技術(shù)應用要求。

振動(dòng)現象是機械設備運行的伴隨過(guò)程，結構部件處于工作狀態(tài)就有振動(dòng)信號產(chǎn)生，常見(jiàn)故障通過(guò)振動(dòng)和由振動(dòng)輻射出來(lái)的噪聲反映。在飛行器的健康監控和診斷過(guò)程中，作為提取故障信息的主要手段，振動(dòng)信號的采集和處理具有特殊重要的意義。

飛行器振動(dòng)過(guò)程的捕捉由于采樣點(diǎn)數密集，傳感器數量多，傳感器之間同步要求高，對于振動(dòng)采集系統采樣速率、采樣精度和數據處理能力提出了更高的要求，單純依靠CPU完成數據采樣和處理越來(lái)越力不從心。

以FPGA為代表的可編程邏輯器件以其工作穩定、速度快、靈活的可編程能力等特點(diǎn)，獲得了越來(lái)越廣泛應用。本文提出了一種基于FPGA的振動(dòng)信號采集處理系統;該系統具有實(shí)時(shí)性高，糾錯能力強等特點(diǎn)，采用數據流控制的方法實(shí)現了信息的并行處理，可以更加有效的實(shí)現多通道振動(dòng)信號采集;同時(shí)為了提高數據的可靠性采用時(shí)間標定的方法進(jìn)行數據的存儲和校驗。本文第一節介紹了該系統的整體設計方案，第二節、第三節介紹了電荷放大器及和混疊濾波電路的實(shí)現方法，第四節著(zhù)重介紹了FPGA的實(shí)現方法，最后介紹了方案的實(shí)際應用情況。

1 整體方案

振動(dòng)信號采集處理系統用于采集軸承的圓周運動(dòng)所導致的振動(dòng)過(guò)程，振動(dòng)傳感器安裝在機械部件上，可以同時(shí)采集機械部件各方向的振動(dòng)量值，為達到振動(dòng)信號校驗和標定的目的，結構部件上安裝有光柵傳感器，結構部件每轉動(dòng)一周產(chǎn)生一個(gè)脈沖信號，該信號與振動(dòng)信號同時(shí)送入振動(dòng)采集系統用于后續處理。

本文所采用的振動(dòng)傳感器為成熟的商用傳感器，該傳感器輸出信號為電荷信號，其量值與結構部件的振動(dòng)加速度成正比。振動(dòng)傳感器發(fā)出的信號經(jīng)過(guò)電荷放大器電路將該信號轉變?yōu)殡妷盒盘?，該電壓信號?jīng)抗混疊濾波處理、AD采樣后轉化為二進(jìn)制數據，送入FPGA進(jìn)行后續處理;光柵傳感器產(chǎn)生的脈沖信號，經(jīng)光電隔離處理后送入FPGA作為時(shí)標用于后續處理;DSP從FIFO中讀取采樣數據，進(jìn)行分析和處理并根據處理的結果進(jìn)行顯示和告警。方案中AD轉換電路采用16位的高精度高速AD轉換芯片實(shí)現，時(shí)標采樣電路采用光電隔離器件實(shí)現。振動(dòng)信號采集處理系統原理圖如圖1所示。

2 電荷放大器電路設計

電荷放大器電路原理圖如圖2所示，放大器采用美國TI公司的TL082芯片。該芯片是采用二次離子注入Bi—FET兼容工藝制作的單片集成高輸入阻抗運算放大器。電路中C1為積分電容用于實(shí)現電荷信號及電壓信號的轉化，C1電容的精度對整個(gè)電路精度有較大影響，應選用高精度的瓷介電容，電阻R1為反饋電阻主要功能是避免電容C1出現飽和現象，電阻R1阻值需大于等于500 kΩ。為了保護運放TL082，在其反相端串接電阻R2，為避免R2與運放TL082的輸入電容構成另一個(gè)極點(diǎn)而使運放產(chǎn)生自激振蕩。在R2兩端并聯(lián)電容C3實(shí)現相位補償。電容C2和R2、C3并聯(lián)電路相串聯(lián)，作用是隔離掉壓電傳感器的零漂。電容C4、C5、C6、C7用于濾除電源上的干擾信號。

3 抗混疊濾波電路設計

混疊現象由信號中高于采樣速率一半的成分引起的，該現象會(huì )導致A/D轉換后的數據波形失真，產(chǎn)生錯誤。解決辦法是將信號中高于采樣速率一半的頻率成分濾除。這要求在采樣率變化的情況下，濾波器的低通截止頻率也要相應調整。濾波器MAX291配合A/D轉換器的低通濾波電路可以實(shí)現程控抗混疊濾波。該器件是一款巴特沃思低通濾波器。截止頻率范圍從0.1 Hz到50 kHz。截止頻率與輸入時(shí)鐘頻率之比為50：1。系統可以通過(guò)FPGA分頻產(chǎn)生5 Hz到25 MHz的方波信號，控制抗混疊濾波電路實(shí)現不同截止頻率的低通濾波功能。

4 FPGA設計

文中FPGA芯片選用XILINX公司的virtex-5系列XC5VFX70芯片，該芯片具有11，200個(gè)可配置邏輯塊和18KB大小的RAM塊296個(gè)，能夠滿(mǎn)足較復雜的邏輯控制和較大的數據存儲要求。FPGA控制邏輯包括數據流控制邏輯、FIFO控制邏輯、調度模塊、數據存儲、數據訪(fǎng)問(wèn)等幾部分。調度模塊是FPGA的核心控制模塊向其他模塊發(fā)出控制指令，數據流控制邏輯完成了數據由串行數據向并行數據的轉化，FIFO控制邏輯完成了FIFO的寫(xiě)入寫(xiě)出控制，數據的存儲和訪(fǎng)問(wèn)控制邏輯主要用于數據的校驗，FPGA邏輯組成框圖如圖3所示。

4.1 調度模塊

調度模塊是控制邏輯的核心負責協(xié)調其他模塊的工作，調度模塊由輸入時(shí)鐘驅動(dòng)，內部設置定時(shí)器周期運行為調度模塊的調度提供時(shí)間基準，定時(shí)器在每一個(gè)驅動(dòng)時(shí)鐘的上升沿加1，達到最大值時(shí)自動(dòng)清零重新開(kāi)始運行，當定時(shí)器達到某一特定的值時(shí)，調度邏輯進(jìn)行邏輯判斷是否需要發(fā)出控制指令，如果邏輯判斷為真則發(fā)出調度指令發(fā)送給其他模塊驅動(dòng)其工作。

調度模塊有2種工作狀態(tài)忙狀態(tài)和空閑狀態(tài)，調度模塊發(fā)出啟動(dòng)AD裝換指令后處于忙狀態(tài)，此時(shí)調度模塊只控制數據流開(kāi)關(guān)進(jìn)行數據讀取和寫(xiě)入的操作，時(shí)標數據不會(huì )被寫(xiě)入FIFO，此時(shí)如果系統收到時(shí)標脈沖信號，調度模塊指示定時(shí)器鎖定當時(shí)的定時(shí)器值，不進(jìn)行其他操作。當調度模塊完成數據輸入后進(jìn)入空閑狀態(tài)，此時(shí)如果系統收到時(shí)標脈沖信號或者在前一個(gè)忙狀態(tài)系統收到時(shí)標脈沖信號，則調度模塊向數據流開(kāi)關(guān)發(fā)出指令，數據流開(kāi)關(guān)打開(kāi)完成定時(shí)器時(shí)鐘的記錄。

4.2 數據流開(kāi)關(guān)

采樣數據處理的實(shí)時(shí)性是FPGA設計中首先要考慮的問(wèn)題，振動(dòng)信號采集過(guò)程中常會(huì )由于輸入數據量過(guò)大，導致后續處理電路處于飽和狀態(tài)以致數據丟失。為解決上述問(wèn)題，FPGA通過(guò)開(kāi)關(guān)切換的方式將數據分別送入不同的線(xiàn)程進(jìn)行處理。振動(dòng)傳感器輸出數據格式如下：(A1B1C 1D1E1F1)，(A2B2C2D2E2F2)，……(AN BN CN DN EN FN)，A、B、C、D、E、F分別代表不同方向的振動(dòng)量值。采用單通道的數據處理方式時(shí)，程序首先需完成數據的區分工作，然后完成6次數據處理過(guò)程，當一次需要處理數據量較大的情況下，系統會(huì )產(chǎn)生較大的延遲并導致后續數據的丟失。為降低數據處理電路的負擔，采用數據流開(kāi)關(guān)將振動(dòng)傳感器輸出數據分別存儲在不同的通道中通過(guò)數據流控制開(kāi)關(guān)后數據格式如下：

通道1：A1、A2……AN;

通道2：B1、B2……BN;

通道3：C1、C2……CN;

通道4：D1、D2……DN;

通道5：E1、E2……EN;

通道6：F1、F2……FN。

僅需處理N個(gè)數據就能滿(mǎn)足系統要求，系統對于處理能力的要求相應降低。數據流控制仿真結果如圖3所示。圖中AD采樣數據為連續的單通道輸入數據，經(jīng)過(guò)AD控制命令和通道開(kāi)關(guān)的控制后被分別發(fā)送到6個(gè)數據處理通道進(jìn)行后續處理。

4.3 FIFO的控制

振動(dòng)數據存儲在由XILINX提供的FIFO軟核中。FIFO核的存儲深度、數據寬度、標志位設置、存儲類(lèi)型和讀寫(xiě)端口速率可以在FIFO生成時(shí)進(jìn)行設置，FIFO模塊生成時(shí)占用FPGA內部的BLOCK RAM，即使存儲容量很小的FIFO也會(huì )占用整塊BLOCK RAM。FIFO端口包括輸入輸出端口、讀寫(xiě)使能、讀寫(xiě)時(shí)鐘及空滿(mǎn)標志幾部分。其中，輸入輸出端口與數據總線(xiàn)連接用于數據傳輸;讀寫(xiě)使能由控制邏輯驅動(dòng)完成一次讀寫(xiě)操作;讀寫(xiě)時(shí)鐘信號完成讀域或者寫(xiě)域所有信號的同步;滿(mǎn)標志表明由于該FIFO處于滿(mǎn)狀態(tài)，寫(xiě)操作將被忽略，空標志表明FIFO處于空狀態(tài)，讀操作將不能獲得正確的數據。

FIFO控制邏輯進(jìn)行數據寫(xiě)入操作時(shí)首先判斷FIFO是否處于滿(mǎn)狀態(tài)，如果FIFO處于滿(mǎn)狀態(tài)，先從FIFO中讀出一條數據，然后將新數據寫(xiě)入FIFO中。如果FIFO不處于滿(mǎn)狀態(tài)則直接進(jìn)行寫(xiě)操作。FIFO讀操作的時(shí)機由DSP控制，DSP內的程序首先讀取空狀態(tài)寄存器判斷FIFO中是否存有數據，如果寄存器顯示FIFO為空則取消讀操作，否則就從FIFO中讀出需要的數據。IP核對使能信號的訪(fǎng)問(wèn)時(shí)序有著(zhù)嚴格地要求，使能信號必須于讀寫(xiě)時(shí)鐘完全同步，而且控制邏輯將使能信號的長(cháng)度控制在一個(gè)讀寫(xiě)時(shí)鐘周期內。

4.4 數據的存儲

振動(dòng)采樣數據的數據量非常龐大，一旦出現錯位將無(wú)法完整復現信號的原始狀態(tài)，因此在對數據進(jìn)行存儲的同時(shí)，對數據進(jìn)行時(shí)間標記也是十分重要的。時(shí)間標記在一個(gè)完整的記錄周期結束時(shí)進(jìn)行，調度模塊控制時(shí)標開(kāi)關(guān)在所有的FIFO中存入時(shí)標信息，FIFO中存儲在時(shí)標以前的數據均為本周期的數據，存儲在時(shí)標信息以后的數據均為下一周期的數據，時(shí)標及數據記錄格式如表1所示。表中D15，D14位是保留位用于功能擴展，D13，D12是表明存儲數據是時(shí)標信號(01、02)，或者采樣數據(00)。

4.5 數據的訪(fǎng)問(wèn)

DSP進(jìn)行數據還原時(shí)，訪(fǎng)問(wèn)程序依據采集順序先從本周期起始通道開(kāi)始依次讀出采樣數據，當訪(fǎng)問(wèn)程序讀取到第一個(gè)時(shí)標數據后本周期數據讀取完畢，訪(fǎng)問(wèn)程序繼續讀取后續通道的時(shí)標信息，直至獲得所有通道的時(shí)標數據后表明本次數據訪(fǎng)問(wèn)過(guò)程結束，如果訪(fǎng)問(wèn)程序連續獲得了所有通道的時(shí)標信息表明采樣數據為完整有效的數據，否則說(shuō)明在采樣過(guò)程中存在數據丟失的現象，數據不可信不能進(jìn)行后續處理，如果出現數據丟失現象則訪(fǎng)問(wèn)程序將所有通道時(shí)標數據讀出后本次訪(fǎng)問(wèn)結束。

5 結束語(yǔ)

文中設計了一種基于FPGA的振動(dòng)信號采集處理系統，通過(guò)數據流管理等手段實(shí)現振動(dòng)信號的實(shí)時(shí)采集處理，本設計在真實(shí)環(huán)境中進(jìn)行了驗證，系統運行穩定可靠，各項性能指標滿(mǎn)足技術(shù)要求。