采用Altera 10代FPGA實(shí)現低延時(shí)小尺寸設計

由于電子設計日漸復雜，設計人員通常需要采用各種不同類(lèi)型的功能，但他們無(wú)法具備所有的專(zhuān)業(yè)知識、資源和時(shí)間。這促使了半導體知識產(chǎn)權(SIP)市場(chǎng)的增長(cháng)，預計2017年將達到57億美元。某些復雜設計使用的各種SIP模塊甚至多達100多種。因此，需要解決如何將這些模塊集成到設計中，并驗證它們能夠在底層硬件上很好地工作。在每一新工藝代上，這都變得越來(lái)越困難。

而且，當使用來(lái)自不同供應商的SIP模塊時(shí)，由于沒(méi)有標準指導如何編寫(xiě)這些模塊，或在不同設計中如何使用它們，因此，互操作性問(wèn)題也越來(lái)越復雜。每一個(gè)模塊對速度、功耗、管芯尺寸等方面都有不同的要求，芯片系統(SOC)設計人員無(wú)法切實(shí)有效地滿(mǎn)足所有需求。因此，使用多家供應商的IP模塊實(shí)現最優(yōu)設計頗具挑戰。

此外，如果業(yè)界仍然按照過(guò)去十年的發(fā)展軌跡繼續走下去，實(shí)現一個(gè)每秒400吉比特(Gbps)的系統幾乎要完全占用1百萬(wàn)邏輯單元(LE)的整片FPGA。這肯定不會(huì )被客戶(hù)接納。Altera已認識到這一點(diǎn)，從頭開(kāi)始重新規劃了高性能IP，不僅速度更快以支持越來(lái)越高的數據速率，而且還提供更小、更高效的IP。采用創(chuàng )新的體系結構，IP模塊比以前的產(chǎn)品快兩倍，體積小50%。

對速度的需求

互聯(lián)網(wǎng)的爆炸式增長(cháng)使得高速數據處理成為一項關(guān)鍵功能。據國際電信聯(lián)盟(ITU)，2011年，世界70億人口中有三分之一使用互聯(lián)網(wǎng)，產(chǎn)生的網(wǎng)絡(luò )流量高達每秒80太比特(Tbps)，比上一年增長(cháng)45%。

下一波互聯(lián)網(wǎng)應用是機器至機器(M2M)通信，即物聯(lián)網(wǎng)(IoT)。IoT涉及多種設備，如智能儀表、無(wú)線(xiàn)傳感器節點(diǎn)、工業(yè)監視控制和數據采集(SCADA)系統、網(wǎng)關(guān)，以及高速收費標簽讀卡器等。所有這些都會(huì )在公共和私有基礎設施上產(chǎn)生大量的數據流。IoT市場(chǎng)在2011年達到440億美元，預計每年增長(cháng)30%，2017年會(huì )達到2900億美元。

另一個(gè)增長(cháng)迅速的領(lǐng)域是移動(dòng)通信。2011年IP數據流的55%來(lái)自移動(dòng)通信——每年的增長(cháng)率達到66%。這對于電信公司而言是巨大的挑戰，他們目前正盡快部署4G網(wǎng)絡(luò )?；驹絹?lái)越多地依靠高速FPGA來(lái)提高內核性能，在很寬的頻率范圍內處理復雜的功能。FPGA能夠靈活地適應不斷變化發(fā)展的標準，有助于保護在4G基站上的投入。

據思科公司，互聯(lián)網(wǎng)協(xié)議數據流在2016年底每年會(huì )超過(guò)萬(wàn)億字節(1021)。

數據中心尤其要面對很大的壓力來(lái)處理越來(lái)越大的數據流。多核處理器這種發(fā)展趨勢雖然解決了功耗問(wèn)題，但外部存儲器和數據帶寬卻跟不上計算能力的增長(cháng)。這種情況非常適合采用FPGA進(jìn)行數據訪(fǎng)問(wèn)、計算和網(wǎng)絡(luò )加速，解決數據訪(fǎng)問(wèn)瓶頸問(wèn)題。隨著(zhù)云計算和軟件即服務(wù)(SaaS)的不斷發(fā)展，這將會(huì )越來(lái)越重要。

下一代FPGA將采用高速串行存儲器克服并行存儲器接口的帶寬、延時(shí)和功耗局限。Arria 10 FPGA能夠很輕松地處理100 Gbps和200 Gbps數據流。具有多個(gè)56 Gbps收發(fā)器的Stratix 10 FPGA可以處理400 Gbps以太網(wǎng)(GbE)和500 Gbps Interlaken數據流。

全面的Altera IP

FPGA雖然能解決4G基站和數據中心通道卡的存儲器和I/O接口瓶頸問(wèn)題，但數據通路帶寬和頻率的增長(cháng)通常也使功耗直線(xiàn)上升。這是Altera在全系列IP內核上綜合考慮的關(guān)鍵問(wèn)題，以及帶寬和管芯尺寸。

對任何應用而言，存儲器訪(fǎng)問(wèn)都非常關(guān)鍵。Altera FPGA具有豐富的片內SRAM存儲器，而對于需要快速訪(fǎng)問(wèn)片外存儲器的應用，Altera及其合作伙伴提供存儲器控制器IP內核、參考設計和設計實(shí)例。所有這些都經(jīng)過(guò)了硬件測試的置入式設計模塊，能夠大大簡(jiǎn)化復雜存儲器的本地接口。支持的標準包括：

●SDR SDRAM

●RLDRAM 2或者RLDRAM 3

●DDR SDRAM

●DDR2 SDRAM

●DDR3 SDRAM

●DDR4 SDRAM

存儲器技術(shù)發(fā)展非?？?，Altera始終都在追蹤最新變化。Micron的3-D混合立方存儲器(HMC)的帶寬是DDR3 SDRAM模塊的15倍，能耗比現有技術(shù)低70%，占用的電路板空間減少了90%。Altera和Micron最近展示了Altera 28 nm Stratix V FPGA和Micron HMC的互操作性。今后的Arria 10和Stratix 10 FPGA都將包括HMC接口。

對于芯片至芯片、電路板至電路板，以及機框至機框連接，Altera及其合作伙伴提供175種不同的互聯(lián)IP內核和參考設計，采用了集成到FPGA和ASIC器件中的收發(fā)器，僅以太網(wǎng)IP內核就能提供60種解決方案。以許可IP內核和參考設計以及免費宏功能和設計實(shí)例的形式提供這些接口協(xié)議。

PCI Express (PCIe)是數據中心所采用的主要背板互聯(lián)標準。Altera通過(guò)其Cyclone、Arria和Stratix FPGA產(chǎn)品線(xiàn)來(lái)提供PCIe Gen1 (2.5 Gbps)和Gen2 (5.0 Gbps) IP。Stratix V FPGA包含PCIe Gen3 (8.0 Gbps)，以硬核IP模塊的形式嵌入協(xié)議棧。PCIe標準一直是10代FPGA關(guān)注的重點(diǎn)。硬核實(shí)現了PCIe模塊后，每一IP例化的資源節省了8,000至30,000個(gè)LE，與功能等價(jià)的軟核IP相比，時(shí)序收斂更快，設計和編譯時(shí)間更短，而且有效地降低了功耗。所有PCIe內核都經(jīng)過(guò)驗證，符合相應的PCI Express基本規范。

更小、更快、更好

Altera新的低延時(shí)10GbE IP內核最先受益于10代FPGA體系結構。IP優(yōu)化將內核性能從156.25 MHz提高到312.5 MHz。表2對比了現有標準10GbE IP內核與新的低延時(shí)內核。不但體積減小36%，速度提高24%，而且低延時(shí)40GbE IP內核在體積和延時(shí)方面的優(yōu)勢是減小了40%，而低延時(shí)100GbE IP內核打破了傳統的思路，引腳布局減小了55%，往返延時(shí)降低了70%。與已經(jīng)非常優(yōu)秀的內核和真正同類(lèi)最佳的IP相比，這些IP均更為先進(jìn)。

表1列出了標準和低延時(shí)10GbE IP內核在大小和速度上的不同。

表1.10GbE內核大小和速度

表2列出了標準和低延時(shí)40GbE IP內核在大小和速度上的不同。

表2.40GbE IP內核大小和速度

表3列出了標準和低延時(shí)100GbE IP內核在大小和速度上的不同。

表3.100GbE IP內核大小和速度

Interlaken是可擴展協(xié)議，支持從10 Gbps到100 Gbps及以上的芯片至芯片數據包傳送。Interlaken設計用于接入、骨干以太網(wǎng)和數據中心應用的多太比特路由器和交換機，這些應用要求IP可配置，以?xún)?yōu)化系統性能和互操作性。Altera的Interlaken IP內核使用了Stratix V和Arria V FPGA中的硬核PCS，與軟核IP相比，節省了30%至50%的邏輯資源。Altera的IP內核經(jīng)過(guò)了大量的仿真驗證，確保了符合Interlaken協(xié)議規范v1.2。表4總結了Altera Interlaken IP的特性和優(yōu)點(diǎn)：

表4.Altera Interlaken IP的特性和優(yōu)點(diǎn)

目前低延時(shí)10GbE IP內核已開(kāi)始提供，并可早期試用Interlaken和40GbE以及100GbE IP內核，預計2014年上半年開(kāi)始批量供貨。

設計人員可以從數百個(gè)Altera IP解決方案中進(jìn)行選擇，所有這些IP都經(jīng)過(guò)了全面的測試、驗證和優(yōu)化，能夠在底層硬件上工作，從而避免了棘手的集成問(wèn)題，支持圍繞復雜的IP模塊開(kāi)發(fā)應用程序，并確保能夠協(xié)同工作，因此，產(chǎn)品能夠更迅速面市。

隨著(zhù)數據速率的不斷提高，100 Gbps帶寬會(huì )很快耗盡，新的400 Gbps系統高速協(xié)議將是現有硬件面臨的一個(gè)主要難題。10代FPGA體系結構不斷創(chuàng )新，Altera可交付1 GHz FPGA，極大的提高了帶寬，同時(shí)切實(shí)降低了功耗，減小了管芯尺寸。Stratix 10 FPGA將能夠處理400GbE，甚至500 Gbps Interlaken。

綜合考慮進(jìn)行設計

那么Altera是如何針對這么多的IP內核快速實(shí)現如此低的延時(shí)，并減小尺寸的?答案在于IP體系結構以及底層FPGA硅片的體系結構。事實(shí)上，二者相結合才實(shí)現了電路板上的這些重大改進(jìn)。對于底層硅片，通常認為芯片設計不可避免的會(huì )有困難，在速度、功耗、延時(shí)和管芯尺寸上要進(jìn)行難以取舍的綜合考慮。從28 nm開(kāi)始，Altera重新設計了FPGA，與前一代FPGA相比，生產(chǎn)的芯片速度更快，功耗更低，體積更小，設計人員工作起來(lái)比以前更自由。

中端Arria 10 FPGA和SoC是10代系列產(chǎn)品中推出的第一款系列器件。該系列器件為中端可編程器件設立了新標桿，以最低的中端器件功耗實(shí)現了當前高端FPGA的性能和功能。利用針對TSMC 20 nm工藝進(jìn)行了優(yōu)化的增強體系結構，Arria 10 FPGA和SoC比前一器件系列的性能更強，而功耗降低了40%。

Arria 10器件的特性和功能比目前的高端FPGA更豐富，而性能提高了15%。Arria 10 FPGA和SoC反映了硅片融合的發(fā)展趨勢，實(shí)現了系統集成度最高的中端器件，包括115萬(wàn)LE、集成硬核IP和第二代處理器系統，這一系統具有1.5 GHz雙核ARM Cortex-A9處理器。Arria 10 FPGA和SoC含有28 Gbps收發(fā)器，帶寬比當前一代產(chǎn)品高4倍，系統性能提高了3倍，支持每秒2,666兆比特(Mbps) DDR4 SDRAM以及15 Gbps HMC。

高端Stratix 10 FPGA和SoC——內核性能高達1 GHz，將超過(guò)10 TeraFLOPS，這一性能水平是任何貨架器件都不具備的。

對于在這些硅片平臺上重新設計的IP，Altera工程師重新研究了數據通路，減少了流水線(xiàn)，非常關(guān)注優(yōu)化控制結構。這樣，他們將時(shí)鐘速率提高了一倍，而延時(shí)沒(méi)有變化。

Altera邏輯單元注意到在傳統的流水線(xiàn)中，在寄存器級之間通常有三個(gè)甚至更多的LUT?，F有的硬件體系結構有太多的寄存器，如果不增加后布局布線(xiàn)面積就無(wú)法提高寄存能力(請參考圖1)。

圖1.Altera邏輯單元，每一個(gè)未寄存的LUT靠近一個(gè)未使用的寄存器。

將未寄存的LUT與寄存器相匹配導致電路帶寬加倍，同時(shí)保持了面積不變。例如，100GbE能夠運行在200 Gbps。應用工程師現在可以選擇運行兩個(gè)獨立的流，也可以占用一半的電路來(lái)運行一個(gè)流(請參考圖2)。

圖2.未寄存LUT與未使用的寄存器相匹配

最后的選擇涉及到刪除一半的寬度，保持最初的帶寬。對于并行度很高的電路，這是停止點(diǎn)：時(shí)鐘速率加倍，相同的延時(shí)，一半的面積(請參考圖3)。

圖3.提高了效率，限制帶寬能夠減小管芯面積。

所有這些體系結構創(chuàng )新都應用到了Stratix V、Arria 10以及Stratix 10 FPGA和SoC上。這就是前面列出的所有IP變小、更快、更好的主要原因。這些發(fā)現促使Altera在將要發(fā)布的所有新IP內核中實(shí)現Altera這些良好的實(shí)踐。已經(jīng)更新了Altera的設計軟件，確保全面的器件支持，實(shí)現與已有設計的無(wú)縫移植。

結論

Altera 10代FPGA可實(shí)現提高系統總吞吐量，降低延時(shí)，同時(shí)減小功耗。電路設計人員能夠從多種10代Arria和Stratix FPGA中進(jìn)行選擇，這些器件在帶寬、延時(shí)、功耗和管芯大小方面各有側重。但是，對于任何應用，其性能要遠遠超出目前所遇到的應用，能夠很好的滿(mǎn)足各種設計需求。

使用Altera全系列同類(lèi)最佳的IP，如10代FPGA，設計人員能夠盡快向市場(chǎng)推出最前沿的產(chǎn)品，在今后多年中都能保持領(lǐng)先地位。