用Vivado IPI和賽靈思IP實(shí)現更快速的設計輸入

本文將介紹如何優(yōu)化賽靈思內核以便在CPRI遠程無(wú)線(xiàn)電頭端設計中使用Vivado IPI。

新型基于FPGA的設計使用IP核的數量和種類(lèi)日趨繁多。Vivado®設計套件中的IP集成器 (IPI) 工具和賽靈思通信IP讓設計人員能夠更加輕松快速地將IP模塊連接在一起。

為了更好地闡明IPI方法的強大之處，我們以遠程無(wú)線(xiàn)電頭端 (RRH) 為例。RRH位于天線(xiàn)附近，構成蜂窩通信網(wǎng)絡(luò )的一部分。它們通常通過(guò)光纖連接至上游的基帶收發(fā)器站，并可以選擇性地連接到下游的更多RRH，從而構成多跳拓撲結構(圖1)。

通用公共無(wú)線(xiàn)電接口 (CPRI) 協(xié)議普遍用來(lái)連接這些RRH?，F在讓我們來(lái)構建包含一個(gè)上行鏈路CPRI端口和三個(gè)下行鏈路CPRI端口且這些端口連接在一起的實(shí)例設計。我們可以利用IPI構建出整個(gè)設計中的主體部分。然后我們選用Kintex®-7器件，因為該器件具備低功耗、低成本和高性能等優(yōu)異特性，因此非常適合此實(shí)例設計。速度等級為-2的All Programmable 器件Kintex FPGA和Zynq®-7000 SoC中的GTX 收發(fā)器支持使用9.8Gbps CPRI線(xiàn)路速率。

圖2展示了我們在IPI中將要創(chuàng )建的內容。我們可建立模塊設計，并從IP Catalog中實(shí)例化所需的IP。標準賽靈思IP Catalog中提供有CPRI內核。該內核經(jīng)過(guò)優(yōu)化，不僅可實(shí)現資源共享(可能情況下)，而且還能簡(jiǎn)化在IPI中的使用。交換機屬于自定義IP。

IP核資源共享

使用多個(gè)IP實(shí)例時(shí)客戶(hù)遇到的挑戰之一是如何高效共享資源。很多通信IP核都支持“共享邏輯”功能。對于CPRI內核，我們可用內核中的可共享邏輯資源配置IP，或者省略這些共享資源。如果共享資源包含在內核之中，它們會(huì )提供必要的輸出以便讓我們將共享資源連接到不含這些邏輯的內核。

有特殊要求的用戶(hù)可能希望在內核中移除這些共享邏輯并實(shí)現自己的邏輯。在我們的實(shí)例設計中，我們將CPRI內核的運行速度配置為9.8Gbps。這該線(xiàn)路速率下，有必要使用LCtank振蕩器來(lái)提供收發(fā)器時(shí)鐘。Kintex-7器件中的收發(fā)器采用Quad布局，每個(gè)收發(fā)器Quad包含四個(gè)收發(fā)器通道和一個(gè)基于LC-tank的Quad鎖相環(huán) (QPLL)。所有內核都有必要共享QPLL以及由上行鏈路時(shí)鐘信號生成的時(shí)鐘。圖3中給出了帶有定制共享邏輯的上行鏈路內核上QPLL和時(shí)鐘輸出端口，該上行鏈路內核的共享邏輯連接到將不含共享邏輯的下行鏈路CPRI內核的相應輸入端口。

CPRI內核間的數據路由

我們還進(jìn)行了IQ交換機和以太網(wǎng)交換機的實(shí)例化，以便讓數據在內核之間實(shí)現路由。

CPRI網(wǎng)絡(luò )中的控制和管理數據通過(guò)以太網(wǎng)子通道發(fā)送。憑借系統中的以太網(wǎng)交換機，可以遠程發(fā)布固件升級或命令，并將其發(fā)送至任意節點(diǎn)。IP旨在使用盡量少的邏輯資源，因為這種情況沒(méi)必要使用功能齊全的以太網(wǎng)交換機。

IQ交換機能以確定的時(shí)延在CPRI內核之間路由任何IQ樣本。多跳無(wú)線(xiàn)電系統的一個(gè)重要特性是可以準確測量鏈路延遲，而且CPRI標準定義了一種能夠協(xié)助該測量的方法。

用IPI連接接口

IPI總線(xiàn)接口將定義好的一組邏輯端口映射到IP上的特定物理端口。如果我們盡可能地使用接口，就可以從連接很多信號轉變?yōu)檫B接少量接口。IP上的通用總線(xiàn)接口是符合ARM® AXI標準(例如AXI4-Lite和AXI4-Stream)的接口。這種抽象程度的提高使設計輸入更簡(jiǎn)單、更快速，而且使您能夠充分利用接口的設計規則檢查功能。Vivado IP Packager允許您在IPI中使用自己的IP，并在自己的設計中利用這些接口。

IPI便于將接口連接在一起。只需點(diǎn)擊接口，IPI就會(huì )指示其可以連接至具體內容。將連接線(xiàn)拖拽到所需的端點(diǎn)，就會(huì )建立起來(lái)連接。利用該方法，只需點(diǎn)擊幾次就可連接很多信號。

圖4顯示的以太網(wǎng)交換機提供若干AXI4-Stream接口，兩個(gè)GMII接口，以及一個(gè)AXI4-Lite接口。數據流接口能直接連接到CPRI內核，這樣無(wú)需在CPRI內核上進(jìn)行內部緩沖。GMII接口能連接到以太網(wǎng)PHY，可供工程師在現場(chǎng)調試網(wǎng)絡(luò )問(wèn)題。AXI4-Lite管理接口用來(lái)訪(fǎng)問(wèn)地址表格映射及其它配置選項，例如地址表格老化間隔。

我們繼續以這種方式增強系統，在IPI中連接各個(gè)接口。您可以靈活地使用任何最適合的輸入方法。除了使用GUI連接接口外，還可以通過(guò)Tcl控制臺直接發(fā)命令，或者從腳本獲得命令。每次在GUI中做任何操作時(shí)，就會(huì )返回相應的命令。

整個(gè)設計完成后，使用“write_bd_tcl”命令將整個(gè)設計導出。該命令創(chuàng )建一個(gè)可引用的Tcl文件，用以從頭創(chuàng )建整個(gè)模塊設計，或方便地作為腳本構建流程中的一部分。設計中的所有IP都提供一個(gè)AXI4-Lite管理接口，以便讓內核連接到主機處理器。IPI中內置的智能功能可以實(shí)現自動(dòng)化連接。憑借這種機制，IPI就能識別出IP上的AXI4-Lite接口將連接到AXI總線(xiàn)互聯(lián)，并自動(dòng)配置合適的地址范圍，為我們連接到總線(xiàn)。然后，您可借助IPI將該總線(xiàn)連接到主機處理器。本案例中的主機處理器是MicroBlaze™，不過(guò)若使用Zynq SoC系列器件，就能方便地將主機處理器改為ARM CPU。

更多優(yōu)勢接踵而至

Vivado IPI功能正在快速增加，以后還將帶來(lái)更多優(yōu)勢。通過(guò)使用正確的IP，我們可以將整個(gè)子系統快速集成在一起，并從中受益。

如需了解有關(guān)CPRI、以太網(wǎng)交換機或IQ交換機IP方面的更多信息，請發(fā)送郵件至：permind@xilinx.com，與賽靈思無(wú)線(xiàn)通信部的Perminder Tumber 取得聯(lián)系。