逐次逼近型 ADC：確保首次轉換有效

簡(jiǎn)介

最高 18 位分辨率、10 MSPS 采樣速率的逐次逼近型模數轉換器(ADC)可以滿(mǎn)足許多數據采集應用的需求，包括便攜式、工 業(yè)、醫療和通信應用。本文介紹如何初始化逐次逼近型 ADC 以實(shí)現有效轉換。

逐次逼近型架構

逐次逼近型ADC由4個(gè)主要子電路構成：采樣保持放大器(SHA)、 模擬比較器、參考數模轉換器(DAC)和逐次逼近型寄存器(SAR)。 由于 SAR 控制著(zhù)轉換器的運行，因此，逐次逼近型轉換器一般 稱(chēng)為SAR ADC。

圖 1 基本 SAR ADC 架構

在上電和初始化之后，CONVERT 上的一個(gè)信號會(huì )啟動(dòng)轉換。 開(kāi)關(guān)閉合，將模擬輸入連接至 SHA，后者獲得輸入電壓。當開(kāi) 關(guān)斷開(kāi)時(shí)，比較器將確定模擬輸入(此時(shí)存儲于保持電容)是 大于還是小于 DAC 電壓。開(kāi)始時(shí)，最高有效位(MSB)開(kāi)啟， 將 DAC 輸出電壓設為中間電平。在比較器輸出建立之后，如 果 DAC 輸出大于模擬輸入，逐次逼近寄存器將關(guān)閉 MSB;如 果輸出小于模擬輸入，則會(huì )使其保持開(kāi)啟。下一個(gè)最高有效位 會(huì )重復這一過(guò)程，如果比較器確定 DAC 輸出大于模擬輸入， 則關(guān)閉 MSB;如果輸出小于模擬輸入，則會(huì )使其保持開(kāi)啟。 這個(gè)二進(jìn)制搜索過(guò)程將持續下去，直到寄存器中的每一位都測 試完畢為止。結果得到的 DAC 輸入是采樣輸入電壓的數字近 似值，并由 ADC 在轉換結束時(shí)輸出。

與 SAR轉換代碼相關(guān)的因素

本文將討論與有效首次轉換相關(guān)的下列因素：

電源順序(AD765x-1)

訪(fǎng)問(wèn)控制(AD7367)

RESET (AD765x-1/AD7606)

REFIN/REFOUT (AD765x-1)

模擬輸入建立時(shí)間(AD7606)

模擬輸入范圍(AD7960)

省電/待機模式(AD760x)

延遲(AD7682/AD7689、AD7766/AD7767)

數字接口時(shí)序

電源序列

些采用多個(gè)電源的ADC擁有明確的上電序列。AN-932 應用筆 記電源序列列為這些ADC電源的設計提供了良好的參考。應該特別 注意模擬和參考輸入，因為這些一般不得超過(guò)模擬電源電壓0.3 V 以上。 因此， AGND – 0.3 V VIN VDD + 0.3 V 且 AGND – 0.3 V VREF VDD + 0.3V。 模擬電源應在模擬輸入或基準電壓之前開(kāi)啟， 否則，模擬內核可能會(huì )以閂鎖狀態(tài)上電。類(lèi)似地，數字輸入應在 DGND − 0.3 V和VIO + 0.3 V之間。I/O電源必須在接口電路之前 (或與其同時(shí))開(kāi)啟，否則，這些引腳上的ESD二極管可能變成 正偏，而且數字內核可能以未知狀態(tài)上電。

電源斜坡過(guò)程中的數據訪(fǎng)問(wèn)

在電源穩定之前不得訪(fǎng)問(wèn)ADC，因為這樣可能使其進(jìn)入未知狀 態(tài)。在圖 2 所示例子中，主機FPGA正在嘗試從AD7367 讀取數 據，而DVCC正在斜升，結果可能使ADC進(jìn)入未知狀態(tài)。

圖 2 在 DVCC 斜升過(guò)程中讀取數據

通過(guò)復位實(shí)現 SAR ADC初始化

許多SAR ADC(如AD760x和AD765x-1)在上電后需要通過(guò) RESET來(lái)實(shí)現初始化。在所有電源都穩定之后，應施加一個(gè)指定 的RESET脈沖，以確保ADC以預期狀態(tài)啟動(dòng)，同時(shí)使數字邏輯控 制處于默認狀態(tài)，并清除轉換數據寄存器。上電時(shí)，電壓開(kāi)始在REFIN/REFOUT 引腳上建立，ADC進(jìn)入采集模式，同時(shí)配置用戶(hù) 指定模式。完全上電后，AD760x應看到一個(gè)上升沿RESET將其 配置為正常工作模式。RESET高脈沖寬度典型值為50nss。

建立基準電壓

ADC 將模擬輸入電壓轉換成指向基準電壓的數字代碼，因此， 基準電壓必須在首次轉換前穩定下來(lái)。許多 SAR ADC 都有一 個(gè) REFIN/REFOUT 引腳和一個(gè) REF 或 REFCAP 引腳。外部基 準電壓可能會(huì )通過(guò) REFIN/REFOUT 引腳過(guò)驅內部基準電壓源， 或者，內部基準電壓源可能會(huì )直接驅動(dòng)緩沖。REFCAP 引腳上的電容會(huì )使內部緩沖輸出去耦，而這正是用于轉換的基準電壓 源。圖 3 所示為 AD765x-1 數據手冊中的參考電路示例。

圖 3 AD765x-1 參考電路

確保 REF 或 REFCAP 上的電壓在首次轉換之前已建立。壓擺 率和建立時(shí)間因不同的儲能電容而異，如圖 4 所示。

圖 4 AD7656-1 REFCAPA/B/C 引腳在不同電容下的電壓斜坡

另外，設計不佳的參考電路可能導致嚴重的轉換錯誤。參考電路 問(wèn)題最常見(jiàn)的表現是“粘連”代碼，其原因可能是儲能電容的尺 寸和位置、驅動(dòng)強度不足或者輸入存在大量噪聲。 精密逐次逼近 型ADC的基準電壓源設計 計作者：Alan Walsh (模擬對話(huà)第47卷第 2期，2013年)詳細討論了SAR ADC的基準電壓源設計。

模擬輸入建立時(shí)間

對于多通道、多路復用應用，驅動(dòng)器放大器和 ADC 的模擬輸 入電路必須使內部電容陣列以 16 位水平(0.00076%)建立滿(mǎn)量 程階躍。不幸的是，放大器數據手冊一般將建立精度指定為 0.1%或 0.01%。指定的建立時(shí)間可能與 16 位精度的建立時(shí)間 顯著(zhù)不同，因此選擇驅動(dòng)器之前應進(jìn)行驗證。

要特別注意多路復用應用中的建立時(shí)間。在多路復用器切換 之后，要確保留出足夠的時(shí)間，以便模擬輸入能在轉換開(kāi)始 之前建立至指定的精度。在配合 AD7606 使用多路復用器時(shí)， 應為±10-V輸入范圍留出至少 80 µs的時(shí)間，為±5-V范圍留出 至少 88 µs，以便給選定通道足夠的時(shí)間來(lái)建立至 16 位分辨率。面向精密SAR模數轉換器的前端放大器和RC濾波器設計作者：Alan Walsh(模擬對話(huà) 話(huà)第 46 卷第 4 期，2012 年)為放 大器的選擇提供了更多細節。

模擬輸入范圍

確保模擬輸入處于指定的輸入范圍之內，要特別注意指定共模 電壓的差分輸入范圍，如圖 5 所示。

圖 5 共模電壓下的全差分輸入

例如，AD7960 18位、 5 MSPS SAR ADC的差分輸入范圍為–VREF 至 +VREF， 但折合到地的 VIN+ 和 VIN− −都應該處于–0.1 V至 VREF + 0.1 V的范圍內，且共模電壓應為 VREF/2左右，如表1所示。

表 1 AD7960的模擬輸入規格

使 SAR ADC退出關(guān)斷或待機模式

為了節能，有些SAR ADC會(huì )在空閑時(shí)進(jìn)入關(guān)斷或待機模式。 在首次轉換開(kāi)始前，要確保ADC退出該低功耗模式。例如， AD7606 系列即提供了兩種節能模式：完全關(guān)斷和待機。這些 模式由GPIO引腳STBY 和RANGE進(jìn)行控制。

根據圖6所示，當STBY 和RANGE返回高電平時(shí)，AD7606從完 全關(guān)斷進(jìn)入正常工作模式，并配置為±10-V的范圍。此時(shí)， REGCAPA、REGCAPB和REGCAP引腳上電至數據手冊所述的 正確電壓。在進(jìn)入待機模式時(shí)，上電時(shí)間約為 100 μs，但在外 部基準電壓源模式下，這需要大約13 ms。從關(guān)斷模式上電時(shí)， 經(jīng)過(guò)所需的上電時(shí)間后，必須施加RESET信號。數據手冊將上 電與RESET上升沿之間所需時(shí)間規定為 tWAKE-UP SHUTDOWN。

圖 6 AD7606 初始化時(shí)序

帶延遲的 SAR ADC

人們普遍認為，SAR ADC 沒(méi)有延遲，但有些 SAR ADC 確實(shí) 存在延遲以便更新配置，因此，在經(jīng)過(guò)延遲時(shí)間(可能為數個(gè) 轉換周期)之前，第一個(gè)有效轉換代碼可能未定義。

例如，AD7985 擁有兩種轉換工作模式：turbo和正常。Turbo模 式(支持最快的轉換速率，最高可達2.5 MSPS)不會(huì )在轉換間 關(guān)斷。turbo模式下的第一次轉換含有無(wú)意義的數據，應該予以 忽略。另一方面，在正常模式下，第一次轉換是有意義的。

對于 AD7682/AD7689，上電后的前三個(gè)轉換結果未定義，因為 在第二個(gè)EOC之前，不會(huì )出現有效的配置。因此，需要兩次偽 轉換，如圖 7 所示。

圖 7 AD7682/AD7689 的通用時(shí)序

當在硬件模式下使用 AD765x-1 時(shí)，在 BUSY 信號下降沿對 RANGE 引腳的邏輯狀態(tài)進(jìn)行采樣，以決定下一次同步轉換的 模擬輸入范圍。在有效的 RESET 脈沖之后，AD765x-1 將默認 在±4 × VREF 范圍內工作，無(wú)延遲問(wèn)題。然而，如果 AD765x-1 工作于±2 × VREF 范圍內，則必須利用偽轉換周期在 BUSY的 第一個(gè)下降沿選擇范圍。

另外，有些SAR ADC(如AD7766/AD7767過(guò)采樣SAR ADC) 有后數字濾波器，結果會(huì )導致更多延遲。當將模擬輸入多路復 用至這類(lèi)ADC時(shí)，主機必須等到數字濾波器完全建立后才能獲 得有效轉換結果;經(jīng)過(guò)該建立時(shí)間后，方可切換通道。

如表 2 所示，AD7766/AD7767 的延遲為 74 除以輸出數據速率 (74/ODR)的商值。在運行于最高輸出數據速率 128 kHz 時(shí)， AD7766/AD7767 支持 1.729 kHz 的多路復用器開(kāi)關(guān)速率。

表 2 AD7766/AD7767的數字濾波器延遲

數字接口時(shí)序

最后，但同樣重要的是，主機可以通過(guò)一些常見(jiàn)的接口選項(如 并行、并行 BYTE、IIC、SPI 和菊花鏈模式下的 SPI)來(lái)訪(fǎng)問(wèn) SAR ADC 的轉換結果。要得到有效的轉換數據，必須確保遵 循數據手冊中的數字接口時(shí)序規格。

結論

為了獲得 SAR ADC 的第一個(gè)有效轉換代碼，務(wù)必遵循本文討 論的建議?？赡苓€需要其他具體配置支持;請查看目標 SAR ADC 數據手冊或者應用筆記，了解關(guān)于第一個(gè)轉換周期開(kāi)始 之前初始化的相關(guān)內容。