雙環(huán)路時(shí)鐘發(fā)生器可清除抖動(dòng)并提供多個(gè)高頻輸出

隨著(zhù)數據轉換器的速度和分辨率不斷提升，對具有更低相位噪聲的更高頻率采樣時(shí)鐘源的需求也在不斷增長(cháng)。時(shí)鐘輸入面臨的積分相位噪聲(抖動(dòng))是設計師在設計蜂窩基站、軍用雷達系統和要求高速和高性能時(shí)鐘信號的其他設計時(shí)面臨的眾多性能瓶頸之一。普通系統有多個(gè)低頻噪聲信號，PLL可將其上 變頻至更高頻率，以便為這些器件提供時(shí)鐘。單個(gè)高頻PLL可以解決頻率轉換問(wèn)題，但很難設計出環(huán)路帶寬足夠低，從而能夠濾除高噪聲參考影響的PLL。搭載低頻高性能VCO/VCXO和低環(huán)路帶寬的PLL可以清除高噪聲參考，但無(wú)法提供高頻輸出。高速和噪聲過(guò)濾可以通過(guò)結合兩個(gè)PLL同時(shí)實(shí)現：先是一個(gè)低頻窄環(huán)路帶寬器件(用于清除抖動(dòng))，其后是一個(gè)環(huán)路帶寬較寬的高頻器件。

有些現代雙環(huán)路模擬PLL集成于單個(gè)芯片之上，允許設計師減少低頻參考抖動(dòng)，同時(shí)還能提供高頻、低相位噪聲輸出。這就節省了寶貴的PCB電路板面積，而且允許要求不同頻率的多個(gè)器件以同一相位對齊源為時(shí)鐘源。

AD9523、AD9523-1和AD95244時(shí)鐘發(fā)生器(如圖1所示)由兩個(gè)串聯(lián)模擬PLL構成。第一個(gè)PLL (PLL1)清除參考抖動(dòng)， 第二個(gè)PLL (PLL2)生成高頻相位對齊輸出。PLL2也可生成高基頻，再以此為基礎衍生出各種低頻。PLL1使用一個(gè)外部低 頻VCXO和一個(gè)部分嵌入式三階環(huán)路濾波器來(lái)構成一個(gè)PLL， 其環(huán)路帶寬范圍為30 Hz至100 Hz。該環(huán)路的帶寬直接影響 將傳播至輸出的參考輸入相位噪聲量。 PLL2使用一個(gè)內部高速VCO(中心頻率為3.8 GHz，AD9523-1 為3 GHz)和一個(gè)部分嵌入式三階環(huán)路濾波器，其額定環(huán)路帶寬約為500 kHz。 該內部VCO的帶寬和相位噪聲會(huì )直接影響整體輸出的寬帶相 位噪聲。

圖1：AD9523-1的功能框圖

許多工程師把雙環(huán)路PLL當作頻率轉換器，可減少固定量的參考輸入抖動(dòng)，但更加準確的做法是將其視為低相位噪聲頻率轉換器，其性能受到各個(gè)PLL的環(huán)路帶寬以及VCO/VCXO的相位噪聲曲線(xiàn)的影響。

ADIsimCLK仿真工具為確定參考相位噪聲對雙環(huán)路PLL輸出 相位噪聲的影響提供了一種簡(jiǎn)便的方法。本例使用ADIsimCLK來(lái)模擬高噪聲參考對AD9523-1整體相位噪聲的影響。圖2所示為一個(gè)仿真122.88 MHz參考輸入的典型相位噪聲曲線(xiàn)。

圖2：122.88 MHz時(shí)的參考相位噪聲曲線(xiàn)

PLL1依賴(lài)高性能VCXO和低環(huán)路帶寬來(lái)衰減參考相位噪聲， 從而允許VCXO的相位噪聲占據主導地位。本例采用一個(gè)Crystek CVHD-950 VCXO來(lái)生成與參考輸入相同的輸出頻率。 這幅圖直接比較了PLL1 輸出端出現的參考相位噪聲量。圖3對Crystek CVHD-950 VCXO的相位噪聲曲線(xiàn)與參考輸入相位噪聲進(jìn)行了比較。

圖3：122.88 MHz時(shí)的Crystek CVHD-950相位噪聲曲線(xiàn)

圖4和表1所示為ADIsimCLK配置參數，這些參數用來(lái)仿真針對圖3所示參考輸入和PLL1 VCXO相位噪聲曲線(xiàn)， AD9523-1的PLL1輸出相位噪聲響應情況。表2所示為ADIsimCLK在這些設置下生成的PLL1環(huán)路濾波器值。

圖4：ADIsimCLK v1.5中的AD9523-1配置

表1：PLL1配置參數

表2：ADIsimCLK產(chǎn)生的 PLL1環(huán)路濾波器元件值

圖5展示的是通過(guò)ADIsimCLK生成的PLL1在122.88 MHz條 件下的仿真輸出(實(shí)線(xiàn))，以及高噪聲 122.88 MHz參考頻率 的原始相位噪聲曲線(xiàn)(虛線(xiàn))。請注意，PLL1的輸出相位噪 聲遠遠低于原始參考輸入相位噪聲。PLL1的環(huán)路帶寬會(huì )顯著(zhù) 衰減參考頻率的相位噪聲，使VCXO的低相位噪聲曲線(xiàn)可以 在30 Hz環(huán)路濾波器截止頻率之后占據主導地位。如果參考相 位噪聲在全部偏移頻率上都在增加，則輸出相位噪聲將只會(huì )隨PLL1環(huán)路帶寬而增加。

圖5：采用高抖動(dòng)參考頻率的PLL1輸出相位噪聲

圖6和圖7展示的是AD9523-1 PLL1輸出，其相位噪聲比圖2中的高噪聲參考頻率分別高出6 dB和12 dB。 在頻偏約20 kHz以外，PLL1的輸出相位噪聲由其環(huán)路設置和VCXO的性能所主導。因此，由于積分范圍始于20 kHz失調，抖 動(dòng)性能只會(huì )略微變化，盡管參考輸入相位噪聲會(huì )增加12 dB。 這是在設計時(shí)使PLL1具備低環(huán)路帶寬并使用低相位噪聲VCXO帶來(lái)的直接結果。必須使用具有低KVCO的低頻、高性能VCXO來(lái)形成足夠低的PLL1環(huán)路帶寬，以便實(shí)現抖動(dòng)的清除。

圖6：采用各種參考頻率的PLL1輸出相位噪聲

圖7：采用各種參考頻率的PLL1輸出相位噪聲(放大圖)

PLL1的低相位噪聲輸出充當PLL2的參考頻率，以形成相位 對齊、頻率更高的輸出。PLL2含有一個(gè)內部VCO(其中心頻率為3 GHz)， 最高支持1 GHz的輸出頻率。為了比較高噪聲輸入參考頻率和AD9523系列器件 的整體相位噪聲，需要在122.88 MHz下考察所得到的相位噪聲(FVCO除以24)。注意，PLL2的輸出一般用于頻率轉換或高頻 輸出。表3所示為輸入ADIsimCLK的PLL2配置參數。表4所示為ADIsimCLK在這些設置下生成的PLL2環(huán)路濾波器值。

表3：PLL2配置參數

表4：來(lái)自ADIsimCLK的PLL2環(huán)路濾波器元件值

圖8和圖9對各參考輸入相位噪聲與通過(guò)ADIsimCLK仿真得到的AD9523-1輸出相位噪聲結果進(jìn)行了比較。請注意10 kHz和1 MHz之間增加的相位噪聲基底。這是因為PLL2的內部VCO相位噪聲的關(guān)系。

圖8：采用各種參考頻率的PLL2輸出相位噪聲

圖9：采用各種參考頻率的PLL2輸出相位噪聲(放大圖)

PLL2中的內部VCO相位噪聲在大約頻偏為5 kHz之后足夠 高，會(huì )開(kāi)始主導器件的總輸出相位噪聲。在頻偏5 kHz區域之 后，增加的參考相位噪聲對輸出相位噪聲的影響很小。

結論

PLL1的抖動(dòng)清除功能可以防止多數參考輸入相位噪聲到達PLL2。高噪聲參考輸入確實(shí)會(huì )影響近載波相位噪聲(頻偏10kHz以下)，但器件的總輸出抖動(dòng)是由器件的性能而非參考頻率的性能所主導的。對于積分抖動(dòng)計算值處于12 kHz至20 MHz之間的情況，輸出抖動(dòng)很可能相同，不受輸入抖動(dòng)的影 響。真正的性能指標不是聲稱(chēng)雙環(huán)路模擬PLL可以衰減多少抖動(dòng)，而是它會(huì )產(chǎn)生多少抖動(dòng)。