減少高精度DAC中的加電/斷電毛刺脈沖

該篇將分析對象限定為一個(gè)DAC，其中的輸出緩沖器在正常模式下被加電：零量程或中量程。文章將分析一下DAC輸出在高阻抗模式中被加電的情況。同時(shí)提出一個(gè)針對加電毛刺脈沖的數學(xué)模型，隨后給出一個(gè)盡可能減少此毛刺脈沖的電路板級解決方案。

原理

圖1：DAC8760高精度DAC輸出級

這個(gè)分析與沒(méi)有加電毛刺脈沖減少 (POGR) 電路的DAC有關(guān)。第一部分列出了影響加電毛刺脈沖的因素。當DAC在電源斜升期間加電至高阻抗模式時(shí)，這個(gè)加電毛刺脈沖也可被視為一個(gè)在DAC的電壓輸出 (VOUT) 引腳上逐步累積形成的瞬態(tài)電荷。這個(gè)電荷積聚是由電源引腳，通過(guò)芯片內部和外部的寄生電容，到VOUT 引腳的電容耦合造成的。需要注意的是，與加電毛刺脈沖相比(第一部分)，這個(gè)毛刺脈沖本質(zhì)上說(shuō)是AC毛刺脈沖。因此，它的幅度取決于電源斜升時(shí)間。在大多數多電源芯片中，數字電源和基準引腳有一個(gè)到VOUT 引腳比較弱的寄生路徑。因此，這些引腳不是造成加電/斷電毛刺脈沖

的主導原因。

圖2：高精度DAC輸出級模型

DAC輸出級中的NFET/PFET晶體管的尺寸要遠遠大于其它開(kāi)關(guān)，這是因為這個(gè)輸出級被設計用于特定的負載驅動(dòng)。因此，這些FET的寄生電容要遠高于其它片上組件的寄生電容。圖1顯示的是一個(gè)典型高精度DAC輸出級 (DAC8760) 的簡(jiǎn)化圖。在這個(gè)圖中，假定輸出級和芯片的數字內核分別具有單獨的電源。反饋節點(diǎn)上放置的二極管用來(lái)保護增益/斷電網(wǎng)絡(luò )中的晶體管。

數學(xué)分析

如圖所見(jiàn)，進(jìn)入VOUT 引腳的主要寄生電容是VOUT 結合線(xiàn)、引線(xiàn)和輸出FET的寄生電容的組合值。在這個(gè)假設下，DAC輸出引腳可被建模為一個(gè)簡(jiǎn)單的電容分壓器。圖2中的經(jīng)簡(jiǎn)化模型在反饋節點(diǎn)和VREF/AGND之間使用2個(gè)二極管。由于這些二極管代表了一個(gè)FET(圖1)，在以后的分析中，這些二極管上的壓降可被忽略不計。

被放置在反饋節點(diǎn)與VREF/GND之間的反饋電阻器 (RFB) 和FET限制了毛刺脈沖數量級的上限和下限。在這個(gè)條件下，可被觀(guān)察到的最大加電/斷電毛刺脈沖被限制在VREF和GND之間。

假定AVDD和AVSS的電源斜升時(shí)間是一樣的，我們可以將這個(gè)毛刺脈沖 (VOUTGL) 分為兩個(gè)區域：

在這里，VOUTGL 是毛刺脈沖的大小，CPARP、CPARN 和CL 分別是寄生電容和負載電容。AVDD/AVSS = 電源，VREF = 基準電壓，RL = VOUT 引腳上的負載，RFB = 芯片內的反饋電阻器，而dt = 針對AVDD/AVSS電源的斜升時(shí)間。

最大負加電/斷電毛刺脈沖被限制在A(yíng)GND的一個(gè)二極管壓降之內。例如，CPARP 和CPARN 的典型值大約為150pF。使用單電源運行時(shí)，其中AVSS = 0V, AVDD = 15V, VREF = 5V, RL = 50 M, 以及dt = 70 msec，經(jīng)計算，毛刺脈沖的幅度大約為1.5V。圖3顯示的是DAC8760器件在這些條件下，加電/斷電毛刺脈沖的測量曲線(xiàn)圖。

盡可能減少加電/斷電毛刺脈沖

圖3：DAC8760 VOUT加電毛刺脈沖，無(wú)負載。

讓我們來(lái)深入研究一下盡可能減少加電/斷電毛刺脈沖的一些方法。在方程式 (1) 和 (2) 中，我們看到這些方程式中的某些項是常量。例如，寄生電容是器件寄生效應的函數。電源電壓由應用需求決定。斜升時(shí)間由電源設計確定。剩下的數據項只有相對于電源的負載阻抗和VREF的排序。這就形成了減少加電/斷電毛刺脈沖的2個(gè)主要方法：電源排序與負載。

電源排序

圖4：數據表技術(shù)規格示例

電源排序是指以特定的順序，用不同的電源為芯片加電/斷電。對于DAC8760來(lái)說(shuō)，由于加電/斷電毛刺脈沖直接與VREF成比例，在A(yíng)VDD/AVSS之后為VREF加電可以極大地減少這個(gè)毛刺脈沖。這個(gè)解決方案可以在對電源和基準電壓進(jìn)行單獨控制時(shí)使用。

外部阻性負載

方程式 (1) 中的分母由一個(gè)電容數據項 (CPARP + CPARN + CL) 和一個(gè)電導數據項 (1/RL) 組成。這就形成了幾個(gè)盡可能減少毛刺脈沖的方法：增加電容負載 (CL)、或者減少阻性負載 (RL)。增加電容負載會(huì )對整個(gè)系統的帶寬產(chǎn)生不利影響。它還會(huì )影響輸出放大器的穩定性。因此，不建議使用這個(gè)方法來(lái)實(shí)現毛刺脈沖最小化。

相對于電容數據項，電導數據項 (1/RL) 對于毛刺脈沖會(huì )有更大影響。例如，針對CPARP 和CPARN 測得的電路板電容值大約為150pF。在電阻負載 (RL) 為10k，典型斜升時(shí)間為10ms時(shí)：

在選擇使用一個(gè)小值阻性負載時(shí)，方程式 (4) 可以將加電/斷電毛刺脈沖數量級減少到mV以下級別。這會(huì )導致大電流流經(jīng)輸出緩沖器，從而使VOUT 精度技術(shù)規格降級，比如說(shuō)偏移、增益、線(xiàn)性等。因此，要根據數據表技術(shù)規格來(lái)選擇VOUT 引腳上的阻性負載。例如，DAC8760數據表規定了負載為1k時(shí)的精度參數(圖4)。

圖5：DAC8760 VOUT加電毛刺脈沖 – RL = 500K

圖5中繪制的是阻性負載為500K，以及滿(mǎn)足以下條件時(shí)的加電毛刺脈沖曲線(xiàn)：AVSS = 0V, AVDD = 15V, VREF = 0V(排在A(yíng)VDD之后)，斜升時(shí)間 (dt) = 7ms，CPARP 大約為32pF。在方程式 (4) 中，估算出的加電毛刺脈沖為0.34V。

結論

加電/斷電毛刺脈沖對系統十分有害。它們的影響只有在系統設計好、進(jìn)行測試時(shí)才會(huì )顯現出來(lái)。因此，有一點(diǎn)很關(guān)鍵，那就是通過(guò)仔細檢查組件，并使用這篇文中給出的技巧來(lái)設計系統，以盡可能減少這些毛刺脈沖。我們已經(jīng)討論了形成這些毛刺脈沖的根本原因，并且提出了一個(gè)盡可能減少這些毛刺脈沖的板級解決方案。