SoC內ADC子系統集成驗證挑戰

現實(shí)世界的本質(zhì)就是模擬。我們需要從周?chē)澜绮杉娜魏涡畔⑹冀K是一個(gè)模擬值。但要在微處理器內處理模擬數據需要先將這些數據轉換為數字形式。因此，SoC中使用多種不同的ADC(模數轉換器)。根據幾個(gè)參數(即吞吐量、噪聲抗擾度及設計復雜性)選擇相應類(lèi)型的ADC。

SoC設計人員不需要了解集成到SoC中的任何IP的復雜深層設計。因此，如果將ADC視為一個(gè)黑盒，即使從SoC設計人員的角度來(lái)看，在SoC層面仍有許多因素會(huì )決定ADC的性能質(zhì)量。我們必須格外注意這些因素。

將模擬信號轉換成數字數據需要在時(shí)間以及幅度上進(jìn)行離散化。時(shí)間離散在采樣相位上進(jìn)行，而幅度離散在量化相位進(jìn)行。采樣通過(guò)采樣保持電路完成。采樣保持電路有一個(gè)開(kāi)關(guān)、一個(gè)阻抗路徑以及一個(gè)電容，當開(kāi)關(guān)關(guān)閉時(shí)在該電容上對電壓進(jìn)行采樣。量化簡(jiǎn)言之是指在一定范圍內(由ADC的參考電壓控制)將采樣值縮放為數字值。采樣和量化相位如圖1所示。

圖1：通用模數轉換流程

即使在簡(jiǎn)單的ADC黑盒示意圖中，我們也需要了解其在SoC中的集成知識：

● ADC有多個(gè)輸入信道，只有一個(gè)數字輸出。

● 信道之間存在復用，這樣，在任何時(shí)候ADC都能轉換來(lái)自于一個(gè)信道的數據。

● 采樣通過(guò)一個(gè)時(shí)鐘進(jìn)行。

● 任何ADC在其量化相位都使用一個(gè)基準。

鑒于以上因素，我們便會(huì )明白，即使在同一個(gè)、甚至非常簡(jiǎn)單的ADC外部視圖中也會(huì )有許多設計難點(diǎn)，同時(shí)還有許多常見(jiàn)問(wèn)題。我們將在以下章節中逐一討論。圖2展示了將ADC集成到SoC的一般情況。

圖2：ADC到SoC的一般集成

模擬輸入信道

在轉換的第一個(gè)相位，也就是采樣相位，輸入信道的模擬輸入是最重要的。采樣電容是ADC設計的組成部分，但是采樣遇到的電阻與SoC集成有較大的關(guān)聯(lián)。需要核實(shí)一些常見(jiàn)的整合細節。

模擬輸入路徑的電阻決定采樣所需的時(shí)間(如果C相同，采樣時(shí)間將隨著(zhù)R的增加而增加，采樣時(shí)間等于電容器的充電時(shí)間)。采樣相位通過(guò)一個(gè)開(kāi)關(guān)控制。在A(yíng)DC IP設計的一個(gè)可編程寄存器指定的時(shí)段內，該開(kāi)關(guān)保持關(guān)閉。

也就是說(shuō)，任何模擬值存儲到采樣電容器的時(shí)間由使用可編程寄存器的ADC設計決定。我們稱(chēng)該時(shí)間為T(mén)switch。同時(shí)，模擬輸入需要一定的時(shí)間給采樣電容器充電，這等于電容器通過(guò)阻抗路徑的采樣時(shí)間(RC)。我們將這段時(shí)間稱(chēng)為T(mén)sampling。對于被采樣的模擬值：

Tsampling

Tswitch在A(yíng)DC IP內編程，而Tsampling只由集成決定。因此，作為SoC設計人員，我們需要確保實(shí)現Tsampling最小化。一種方法是使該路徑的電阻保持最小。這種情況請參見(jiàn)圖3。

圖3：為采樣電容器提供的充電時(shí)間不足的后果

圖字：模擬I/P;C(采樣電容器);電容器充電

我們在A(yíng)DC轉換過(guò)程中經(jīng)常討論SNR劣化。對于A(yíng)DC來(lái)說(shuō)唯一可以輕松避免的噪聲源是由于開(kāi)關(guān)關(guān)閉時(shí)間不足而引入的誤差，或由于A(yíng)DC阻抗路徑的采樣時(shí)間過(guò)高而引入的誤差?；厩闆r下，Tsampling或Tswitch不符合上述標準。

信道分類(lèi)

信道可以?xún)煞N方式進(jìn)行分類(lèi)：第一種方法是根據信道的ENOB(有效位數)規格進(jìn)行分類(lèi)，即精密和非精密信道，第二種方法是根據模擬輸入的來(lái)源劃分，是來(lái)自于SoC外部還是內部，即外部信道和內部信道。

根據ENOB規格

精密信道是指ENOB(以及SNR)較高的信道。需要確保滿(mǎn)足等式1才能符合較高的SNR規格。大多數SoC的設計都通過(guò)使精密信道的MUXing深度保持較低水平來(lái)實(shí)現，因為路徑中的每個(gè)MUX都會(huì )引入一些R以及一些C。此外，SoC中精密信道數也有限，因為信道路徑中的MUX的階決定對模擬輸入可見(jiàn)的有效電容(由于電荷共享，其信道的電容器的充電時(shí)間會(huì )非常高)。

因此MUX的階必須非常小，這意味著(zhù)SoC中精密信道的數量也非常少。非精密信道是指SNR規格不嚴格的信道。精密信道和非精密信道如圖2所示。因此，SoC中的非精密信道通常較多，而ADC精密信道的數量有限。

信道可以是內部或外部信道

ADC的信道可以是外部信道(來(lái)自于padring)也可以是內部信道(SoC內其它IP的輸出)。

內部信道

需要知道一個(gè)IP輸出到ADC輸入的路徑電阻的精確估算值，才能了解ADC能夠提供的最小采樣時(shí)間。如果采樣時(shí)間低于該值，那么采樣電容器充電會(huì )不足，采樣值也不正確。然后，這個(gè)不正確的值將被量化，從而導致SNR劣化。

外部信道

對于外部信道來(lái)說(shuō)最常見(jiàn)的問(wèn)題是，在兩個(gè)不同的ADC中同時(shí)轉換來(lái)自于一個(gè)焊盤(pán)的相同的模擬數據。造成這種情況的原因是，這兩個(gè)ADC的采樣電容器之間存在電荷共享。發(fā)生同時(shí)采樣時(shí)，一個(gè)ADC的采樣電容器上的保持采樣電壓會(huì )受到另一個(gè)ADC采樣相位的干擾。這是因為應該為一個(gè)電容器充電的模擬電壓遇到兩個(gè)需要充電的電容器。由于電荷共享導致采樣電容器采樣的數值小于輸入，從而導致ADC轉換了錯誤的值。

可以保持軟件限制以確保不會(huì )同時(shí)對共享的信道進(jìn)行采樣，從而解決這個(gè)問(wèn)題。另一種解決方案是，如果發(fā)生了同時(shí)采樣，則為第一個(gè)ADC提供較大的采樣時(shí)間。這將允許第一個(gè)ADC重新設置它需要轉換的電壓，從而減少轉換錯誤值的機會(huì )。

當這些內部/外部信道的路徑中存在傳輸門(mén)時(shí)，會(huì )出現一個(gè)常見(jiàn)問(wèn)題。傳輸門(mén)的電阻取決于輸入電壓，因此，如果一個(gè)動(dòng)態(tài)信號(該信號的值隨著(zhù)時(shí)間不斷變化)通過(guò)該路徑到達ADC進(jìn)行轉換，則會(huì )出現SNR劣化。這是因為，隨著(zhù)傳輸門(mén)上模擬輸入的值不斷變化，其電阻也發(fā)生變化，導致采樣時(shí)間也發(fā)生了改變。這樣，采樣數據不準確的幾率就更大。解決這個(gè)問(wèn)題的方法是，采用一個(gè)改良后的傳輸(Tx)門(mén)，它在整個(gè)輸入范圍內均可保持相當恒定的導通電阻。傳輸門(mén)的導通電阻與采樣電容C間應有一個(gè)至少為10,000的因子，才能使THD小于80db。

ON與輸入電壓變化>

圖4：傳輸門(mén)的RON與輸入電壓變化

圖字：Ron(傳輸門(mén)電阻);I/P電壓對傳輸門(mén)的電阻曲線(xiàn);Vin(傳輸門(mén)的輸入電壓)

不同SoC操作模式下的ADC的時(shí)鐘源

SoC以不同的模式工作。這些模式以芯片的不同活躍等級(電流消耗)區分。SoC可能擁有低功耗模式(部分活動(dòng)模式)以及主運行模式(完全活動(dòng)模式)。低活動(dòng)或部分活動(dòng)模式是指設備為了降低功耗以較低頻率運行，時(shí)鐘源通常是內部RC振蕩器。在這些低功耗模式下，PLL通常被禁用。PLL是抖動(dòng)非常低的時(shí)鐘源，而RC振蕩器則是抖動(dòng)最大的時(shí)鐘源。

讓我們了解一下時(shí)鐘源的抖動(dòng)對SNR值的影響。采樣周期和采樣開(kāi)始與結束時(shí)間以及轉換與ADC工作的時(shí)鐘源保持同步。為了讓采樣以相同的時(shí)間間隔進(jìn)行，該時(shí)鐘的沿本身應一致統一。任何有抖動(dòng)的時(shí)鐘都會(huì )產(chǎn)生不均勻的時(shí)鐘沿，導致采樣不一致。對于某些設計類(lèi)型的ADC (SAR)來(lái)說(shuō)，輸入數據采樣可能只在采樣周期內在一個(gè)時(shí)鐘沿進(jìn)行，而對于其它類(lèi)型(如Σ-Δ[SD] ADC)來(lái)說(shuō)，采樣可能在采樣周期內在每個(gè)沿進(jìn)行。因此，由于時(shí)鐘抖動(dòng)，SD ADC更容易出現SNR劣化。

如果時(shí)鐘源有抖動(dòng)，SD ADC可能會(huì )產(chǎn)生10-12dB的SNR劣化。但無(wú)論什么類(lèi)型的ADC，時(shí)鐘抖動(dòng)在一定程度上都可能會(huì )影響采樣。ADC工作的時(shí)鐘源與系統時(shí)鐘源一樣，取決于SoC的工作模式。對于RC振蕩器，時(shí)鐘的抖動(dòng)較大，因此SNR劣化較高，而對于PLL，抖動(dòng)較小，因此SNR劣化也較低。因此，需要平衡時(shí)鐘源導致的SoC電流消耗和ADC的轉換質(zhì)量。

ADC的工作參考電壓

SoC中的ADC設計需要既能夠在外部電源的參考電壓下工作，也能夠在內部參考電壓下工作。ADC使用的各種參考電壓都有其特定的問(wèn)題。讓我們逐一討論。

外部參考電壓

如果ADC使用的參考電壓是外部電壓，通常會(huì )產(chǎn)生與參考共享有關(guān)的問(wèn)題。這是SoC的一個(gè)久而未解的問(wèn)題，原因是一個(gè)非常簡(jiǎn)單的限制，那就是SoC能夠擁有的粘合引腳數有限。SoC提供的外部引腳和焊盤(pán)數量有限(目的是降低成本)，因此通常的做法是使SoC中的不同ADC共享參考電壓。這就是由于一個(gè)ADC進(jìn)行轉換而導致到達另一個(gè)ADC的參考電壓不穩定的原因(兩個(gè)ADC之間的串擾)。這些串擾問(wèn)題沒(méi)有在IP層模擬中解決，導致SoC級SNR性能不佳。

避免出現這種問(wèn)題的一種方法是在設計時(shí)將去耦合電容器放在IP的參考焊盤(pán)附近，這會(huì )減少參考電壓的不穩定性。但這會(huì )增加芯片的尺寸，進(jìn)而增加芯片的成本。因此，設計人員想出了了一個(gè)替代方案，那就是在封裝上減少兩個(gè)焊盤(pán)之間的公共結合線(xiàn)路徑，并將引腳電容器放在電路板上。通常，SoC中應避免ADC參考焊盤(pán)共享。

圖5：ADC的外部參考共享串擾問(wèn)題

外部參考

通常來(lái)說(shuō)，內部參考電壓是一個(gè)帶隙參考電壓，它是SoC內產(chǎn)生的絕對參考電壓。應確保在A(yíng)DC開(kāi)始轉換之前，該電壓值已經(jīng)穩定下來(lái)。如果情況并非如此，那么轉換量化相位將出現錯誤。通常對該問(wèn)題的推薦變通方案是，SoC中的電源管理單元應向ADC發(fā)送指示，告知帶隙參考電壓已獲得了穩定值，ADC可以開(kāi)始轉換流程。

圖6：ADC開(kāi)始轉換之前應獲得內部參考穩定指示

本文小結

SNR劣化現已成為ADC設計人員的專(zhuān)業(yè)術(shù)語(yǔ)。SoC本身存在許多集成問(wèn)題，導致SNR劣化。本文重點(diǎn)介紹了一些常見(jiàn)問(wèn)題以及可行的解決方案。設計人員需要確保集成正確無(wú)誤。