基于LVDS的超高速ADC數據接收設計

摘要：超高速ADC通常采用LVDS電平傳輸數據，高采樣率使輸出數據速率很高，達到百兆至吉赫茲量級，如何正確接收高速LVDS數據成為一個(gè)難點(diǎn)。本文以ADS42LB69芯片的數據接收為例，從信號傳輸和數據解碼兩方面，詳述了實(shí)現LVDS數據接收應該注意的問(wèn)題及具體實(shí)現方法，并進(jìn)行實(shí)驗測試、驗證了方法的正確性。

關(guān)鍵詞：LVDS ADC數據接收信號完整性FPGA

1 引言

軟件無(wú)線(xiàn)電概念要求雷達系統的數字化盡量靠近天線(xiàn)，因此數字接收系統對模數轉換器的速率提出了很高要求。高速高精度ADC會(huì )輸出多位高速數據流，目前主流的數據傳輸電平為低電壓差分信號(LVDS)。LVDS的差分傳輸特性使其產(chǎn)生的電磁干擾很小，還可有效抑制共模噪聲，增大抗干擾能力。隨著(zhù)數據速率的提高，多位數據同步接收的時(shí)間窗變小，如何保證多通道數據的正確接收成為了設計難點(diǎn)。為了降低此難度，目前ADC器件普遍采用串行方式，利用較少數據線(xiàn)完成多位采樣數據的傳輸。本文針對多位高速LVDS數據傳輸的難題，研究了實(shí)現LVDS數據正確接收的方法，并以ADS42LB69為例，設計了一套基于 Xilinx公司FPGA平臺的數據采集板，進(jìn)行了試驗驗證。下面從信號傳輸和數據解碼兩方面，詳細介紹設計中需注意的問(wèn)題以及具體的實(shí)現方法。

2 信號傳輸

為完成數據正確接收，首先要保證信號傳輸的完整性，減小失真，使接收端能正確獲取串行LVDS數據。信號完整性可以分為時(shí)序、噪聲和電磁干擾三種。對于高速數字信號傳輸，信號完整性包括波形完整性和時(shí)序完整性?xún)煞矫妗?/p>

2.1 波形完整性

波形完整性指傳輸線(xiàn)對信號的電壓電流功率等電氣性能的影響。影響波形完整性的主要噪聲源有三類(lèi)：?jiǎn)我痪W(wǎng)絡(luò )的信號完整性，兩個(gè)或多個(gè)網(wǎng)絡(luò )間的串擾，來(lái)自系統的電磁干擾和輻射。針對每種噪聲源，設計中需要通過(guò)不同的方式解決。

第一類(lèi)問(wèn)題指在信號傳輸路徑上阻抗不連續引起的反射與失真。式(1)給出了射頻傳輸線(xiàn)的反射系數與傳輸線(xiàn)阻抗的關(guān)系(其中，γ為反射系數，為負載阻抗，ZL為傳輸線(xiàn)特性阻抗)。由式可知，當負載阻抗與傳輸線(xiàn)特性阻抗相等時(shí)，反射系數為零，信號才能無(wú)失真傳輸。因此，為了保證信號波形完整性，要求傳輸線(xiàn)阻抗連續，且接收端阻抗要進(jìn)行精確匹配。傳輸線(xiàn)阻抗連續要求PCB布線(xiàn)時(shí)進(jìn)行特別設計，包括對差分信號線(xiàn)進(jìn)行100Ω阻抗控制，數據線(xiàn)盡量在同一層走線(xiàn)，參考平面要連續等。負載阻抗匹配通過(guò)在接收端放置100Ω電阻實(shí)現。為降低布板難度，Xilinx公司FPGA內部集成了匹配電阻，阻值可依應用需求配置。

當信號傳輸路徑與相鄰網(wǎng)絡(luò )間存在互感或互容時(shí)，信號會(huì )從一個(gè)網(wǎng)絡(luò )到達另一個(gè)網(wǎng)絡(luò )，從而引起網(wǎng)絡(luò )間的串擾。為減小此類(lèi)問(wèn)題，要求在PCB布線(xiàn)時(shí)，相鄰信號線(xiàn)間距要遠，線(xiàn)長(cháng)盡可能短。系統的電磁干擾問(wèn)題需要在系統設計時(shí)，統籌考慮，減小各部件的輻射，從而減小電磁干擾。

2.2 時(shí)序完整性

采樣數據通過(guò)多對LVDS差分線(xiàn)傳輸，在接收端同時(shí)鎖存，并通過(guò)串并轉換和數據重排后恢復。通常ADC芯片會(huì )輸出高速數據同步時(shí)鐘和幀時(shí)鐘，用于數據鎖存、串并轉換和解碼。接收端在同一時(shí)刻鎖存所有信號線(xiàn)上的數據，為了保證接收端正確獲取數據，要求使各傳輸線(xiàn)延遲盡量相同。為了保證傳輸線(xiàn)延遲一致，需要在PCB中對所有數據線(xiàn)和幀時(shí)鐘布線(xiàn)進(jìn)行等長(cháng)約束。由于制板及焊接工藝的精度限制，最終電路板上各數據線(xiàn)延遲仍然會(huì )有差異，此時(shí)需要在 FPGA中調節信號延遲以保證時(shí)序完整性?？赡艽嬖诘臅r(shí)序完整性問(wèn)題包括幾種類(lèi)型：

1)某位數據線(xiàn)延遲值偏大或偏小，導致此線(xiàn)上傳輸的數據位與其他數據位不是來(lái)自同一采樣數據，此時(shí)可以通過(guò)FPGA中的IODELAY模塊調整數據線(xiàn)延遲。

2)幀時(shí)鐘與數據線(xiàn)延遲差別大，導致數據無(wú)法正確解碼，同樣地，可以在此線(xiàn)傳輸路徑中插入IODELAY核(FPGA中)調整延遲。

3)同步時(shí)鐘與數據線(xiàn)延遲差別大，當數據不滿(mǎn)足建立保持時(shí)間時(shí)，無(wú)法被正確接收。有兩種途徑解決此問(wèn)題，一是通過(guò)IODELAY模塊調整時(shí)鐘線(xiàn)延遲，二是改變鎖相環(huán)輸出時(shí)鐘的相位。

3 數據解碼

在保證信號傳輸完整性，獲得正確的串行數據后，還需進(jìn)行串并轉換及數據重組才能獲得最終的采樣數據，此過(guò)程在FPGA內實(shí)現。ADS4 2LB69支持4線(xiàn)(lane)串行傳輸，每lane傳輸4bit數據，FPGA內接收此ADC數據的程序結構示意如圖1所示。串行數據lane和幀時(shí)鐘 (frame)，首先進(jìn)行1：4串并轉換，數據lane對應4bit數據寄存一級后輸出8bit數據(其中，低4bit為其一時(shí)刻的數據D0，高4bit 為后一時(shí)刻鎖存的數據D1)，再依據4bit frame數據從8bit寄存數據中獲取正確的4bit數據，最后按照ADC手冊中順序對4組4bit數據進(jìn)行重排獲得16bit采樣數據。

1：4串并轉換使用FPGA內部ISERDES核完成。由于ISERDES核開(kāi)始進(jìn)行串并轉換的時(shí)刻不確定，轉換后的4bit并行frame數據有四種值，分別對應不同的數據位獲取情況，如圖2所示。

4 實(shí)驗驗證

為了驗證多位LVDS數據接收設計的正確性，在實(shí)驗室對數據采集板進(jìn)行了測試。采用信號源模擬輸入信號和采樣時(shí)鐘，通過(guò)JTAG測試接口將FPGA內部重排后的采樣數據，上傳至PC機并在chipscope軟件中顯示。圖3顯示了采樣時(shí)鐘為180MHz、輸入信號頻率10MHz時(shí)的測試結果，其中frame_ilatst是用于獲取數據位的幀時(shí)鐘數據，data是采樣數據時(shí)序波形，由圖可知，波形是單頻點(diǎn)正弦波，證明了設計的正確性。

5 結語(yǔ)

超速ADC的LVDS數據的正確接收對于數字接收機是至關(guān)重要的。文中從理論分析和設計實(shí)現兩個(gè)方面，詳述了如何實(shí)現多位高速LVDS數據的正確接收。采用Xilinx公司FPGA和ADS42LB69設計了數據采集板，并在FPGA內實(shí)現了數據接收程序，實(shí)驗測試表明此硬件和程序設計能夠完成采樣數據的正確接收。此文中方法對類(lèi)似的ADC數據接收設計具有一定的指導意義。