基于JESD204協(xié)議的高速串行采集系統

摘要 在通信設施、成像設備、工業(yè)儀器儀表等需要大量數據的系統中，要求數據轉換級提供越來(lái)越寬的分辨率和越來(lái)越高的采樣率。并行接口的物理布局和串行LVDS方法的比特率限制，給設計人員帶來(lái)技術(shù)障礙。文中基于Xilinx Vertx6 FPGA的GTX高速串行接口實(shí)現了JESD204B協(xié)議，有效地解決了傳統采集數據并行傳輸時(shí)的各種問(wèn)題。

關(guān)鍵詞 高速串行接口;GTX;Xilinx VertX6;JESD204B

隨著(zhù)轉換器分辨率和速度的提高，對更高效率接口的需求也隨之增長(cháng)。JESD204接口可提供這種高效率，較之CMOS和LVDS接口產(chǎn)品在速度、尺寸和成本上更有優(yōu)勢。采用JESD 204的設計具有更高的接口速率，能支持轉換器的更高采樣速率。此外，引腳數量的減少使得封裝尺寸更小且布線(xiàn)數量更少，這些都讓電路板更容易設計并且整體系統成本更低JESD204標準經(jīng)過(guò)兩次更新，目前版本為B。由于該標準已為越來(lái)越多的轉換器供應商、用戶(hù)以及FPGA制造商所采納，它被細分并增加了新特性，提高了效率和實(shí)施的便利性。此標準既適用于模數轉換器(ADC)也適用于數模轉換器(DAC)，還可以作為FPGA的通用接口。

1 JESD204協(xié)議

JESD204B協(xié)議體系結構可以分為物理層、鏈路層、傳輸層和應用層其結構原理框圖如圖1所示。

物理層實(shí)現高速串行信號的發(fā)送和接收完成數據串并、并串轉換以及編解碼處理。接口采用電流模式邏輯(CML)驅動(dòng)器和接收器的差分對組成，通信速率定義在 312.5 Mbit ·s-1與3.125Gbit·s-1之間。差分電平定義為標稱(chēng)800 mV峰峰值、共模電平范圍是0.72～1.23 V。該鏈路利用8h/10b編碼采用嵌入式時(shí)鐘。這樣便無(wú)須額外的時(shí)鐘線(xiàn)路，避免了高速速率下傳輸數據與額外的時(shí)鐘信號對齊的復雜性。鏈路層負責編碼幀數據。校驗數據，添加幀的邊界和流量控制。鏈路層只發(fā)送和接收幀，并不需要知道幀的內容。傳輸層的工作是將A/D采樣信息從數據流中提取出來(lái)。

2 JESD204B協(xié)議方案

2.1 Xilinx V6 FPGA

Virtex-6 FPGA是Xilinx公司推出的一塊高性能低功耗FPGA。其內嵌8～72個(gè)千兆位收發(fā)器GTX。每個(gè)GTX收發(fā)器都集成了發(fā)射器和接收器功能，能以 480 Mbit·s-1～6.6 Gbit·s-1的數據速率運行。通過(guò)采用基于FPGA邏輯的過(guò)采樣技術(shù)，可支持較低的數據速率。每個(gè)GTX收發(fā)器都有大量用戶(hù)定義的特性和參數，這些特性和參數可在器件配置器件定義，也有許多可以在運行過(guò)程中進(jìn)行修改。GTX發(fā)射器實(shí)質(zhì)上是一款并串轉換器，輸出使用單通道差分電流模式邏輯(CML)信號，TXOUTCLK是進(jìn)行適當相處的串行數據時(shí)鐘，可直接作為來(lái)自?xún)炔窟壿嫷牟⑿袛祿拇嫫?。輸入的并行數據由一個(gè)小型FIFO提供，可選擇使用 8b/10b、64b/66b算法對齊進(jìn)行修改，以確保足夠數量的跳變。輸出信號擺幅可通以通過(guò)程序設定，其預加重也可編程從而補償印刷電路板的損耗和其他互聯(lián)特性。將輸入的位差分信號轉換為并行字流位寬可為8、10、16、20、32或40?？赏ㄟ^(guò)可編程均衡器，并使用FREF輸入對時(shí)鐘識別進(jìn)行初始化，無(wú)須圖例的時(shí)鐘線(xiàn)路。數據模式采用不歸零(NRZ)編碼，可通過(guò)選定的編碼方案確保充分的數據跳變。隨后使用RXUSRCLK時(shí)鐘將并行數據傳輸到 FPGA邏輯中。

GTX接口眾多特性使其能夠方便地實(shí)現PCI—E、SATA、SAS等高速串行接口的物理層與鏈路層橋接?？梢钥紤]使用GTX接口實(shí)現JESD204B協(xié)議，以正確解析JESD204B接口A(yíng)DC轉化器發(fā)出的數據。

2.2 JESD204接口A(yíng)DC轉換器

使用的ADC為T(mén)I公司生產(chǎn)的ADS42JB69，它是一款高線(xiàn)性、雙通道，16位，250 MSample·s-1的模數轉換器。該器件支持JESD204B串口，數據速率高達3.125 Gbit·s-1。經(jīng)緩沖的模擬輸入在大幅降低采樣保持毛刺脈沖能量的同時(shí)，在寬頻率范圍內提供統一的輸入阻抗，這使得它可以輕松地將模擬輸入驅動(dòng)至極高輸入頻率。采樣時(shí)鐘分頻器可實(shí)現更靈活的系統時(shí)鐘架構設計。此期間采用內部抖動(dòng)算法以在寬輸入頻率范圍內提供出色的無(wú)雜散動(dòng)態(tài)范圍(SFDR)。

2.3 協(xié)議的實(shí)現

協(xié)議的實(shí)現是完成對AD42JB69的A/D采樣數據進(jìn)行讀取。物理層完成了數據在線(xiàn)路上的傳輸，可以直接使用GTX與A/D相連實(shí)現。 A/D作為發(fā)送端FPGA作為接收端，鏈路層完成的主要功能是線(xiàn)路編碼和對控制字符的檢查。GTX接口內嵌了8b/10b編解碼模塊和控制字符檢測模塊，可以方便地實(shí)現與JESD204B標準設備的對接。在FPGA中基于GTX實(shí)現JESD204B協(xié)議，其難點(diǎn)主要有時(shí)鐘的配置，以及對協(xié)議據幀的解析。

從時(shí)序圖可以看出，由A/D的采樣時(shí)刻到該時(shí)刻的采樣數據被FPGA接收到存在一個(gè)延時(shí)。

工程中需要滿(mǎn)足A/D采樣率200 MSample·s-1。AD42JB69的JESD204接口可以配置為四線(xiàn)模式和兩線(xiàn)模式。根據項目需求，應該使用四線(xiàn)模式才能達到200 MSample·s-1的采樣要求。在四線(xiàn)模式下A/D的數據映射關(guān)系如表2所示。其中DA0、DA1、DB0、DB1分別接4個(gè)GTX接口。傳輸兩個(gè) A/D轉換器采樣數據的高8位和低8位。因為采樣時(shí)鐘與傳輸時(shí)鐘一致，JESD204設備先將A/D采樣的數據進(jìn)行8b/10b編碼然后用與采樣頻率相同的時(shí)鐘將編碼后的數據進(jìn)行并串轉換并發(fā)送給接收端。計算可得到發(fā)送線(xiàn)速度為2.0 Gbit·s-1。因此FPGA需要正確配置RXPLL_DIVSEL_REF、RXPLL_DIVSEL45_FB、TXPLL_DIVSEL_FB、 TXPLL_DIVSEL_OUT的值使GTX接收線(xiàn)速度能穩定工作在2.0 Gbit·s-1。

2.4 數據幀解析的實(shí)現

在串行數據收發(fā)過(guò)程中如何判斷數據的邊界尤為關(guān)鍵，JESD204協(xié)議采用字同步和幀同步解決數據邊界問(wèn)題。通過(guò)在數據流中插入控制字符完成字同步和幀同步。以下列出JESD204B中使用的控制字符以及他們的功能。FPGA通過(guò)對控制字符的正確解析可以完成時(shí)鐘恢復、數據邊界認定，對齊等。

/K/=/K28.5/控制字符用來(lái)完成字同步。接收端可以通過(guò)拉低

使發(fā)送端持續發(fā)送/K28.5/控制字。當接收端接收到連續的4個(gè)/K28.5/字符后字同步建立。此時(shí)FPGA作為接收端已經(jīng)完成了時(shí)鐘恢復，Comma字符檢測。字同步建立以后進(jìn)行幀邊界確定。接收端拉高

后發(fā)送端停止發(fā)送/K/28.5/控制字，開(kāi)始發(fā)送ILA幀。ILA幀的結構如圖4所示，每個(gè)ILA幀包含4個(gè)多幀(Multi—Frame)。

/R/=/K28.0/做為每個(gè)多幀(Multi—Frame)的開(kāi)始標志。

/A/=/K28.3/用于串行數據流中的多幀(Multi—Frame)同步。作為多幀(Multi—Frame)的結束標志。

/F/=/K28.7/用于串行數據流中的幀(Frame)同步，當當前幀的最后一個(gè)8位字節(Octet)等于前一幀的最后一個(gè)8位字節(Octet)時(shí)用/F/=/K28.7/控制字替換當前幀的最后一個(gè)字節。

通過(guò)上述規則檢測K字符并將A/D采樣數據存入FIFO。當完成了控制字符檢測后需要將A/D的采樣數據進(jìn)行拼接，因為每路A/D轉換器都是以高低字節分開(kāi)的方式傳輸數據的，因此要嚴格保證采樣時(shí)鐘的同步。系統使用兩級FIFO來(lái)對A/D采樣數據進(jìn)行緩存。第一級4個(gè)FIFO完成采樣數據高低字節的同步，其存儲深度為16 Byte，4個(gè)FIFO的時(shí)鐘分別接4個(gè)GTX的RXUSRCLK，當FIFO存儲數據達到10時(shí)開(kāi)始讀出數據，這樣就能保證4個(gè)FIFO的輸出由一個(gè)時(shí)鐘同步。第二級FIFO作為數據緩存，為用戶(hù)邏輯提供簡(jiǎn)單接口，深度為4 kByte。用戶(hù)邏輯接口有RD_CLK，RD_READY。當FIFO存儲深度達到4 000時(shí)RD_READY信號拉高?？梢酝ㄟ^(guò)判斷該信號開(kāi)始讀取數據。RD_CLK需要>200 MHz，每次讀取4 kByte數據后再等待RD_READY信號有效，這樣循環(huán)就可以將A/D采樣數據連續地讀入到用戶(hù)邏輯。

3 實(shí)驗分析

AD42JB69中包含了22個(gè)8位控制寄存器可以使用SPI接口對芯片的工作方式進(jìn)行靈活的配置?？梢耘渲眯酒敵鲞f增碼、隨機碼、零 -交錯碼、正弦信號等多種測試碼源。這些測試碼源可以用于驗證接口傳輸數據的正確性，實(shí)驗選用遞增碼作為測試碼源方便發(fā)現錯誤，圖6所示為使用 Chipscope觀(guān)察FPGA接收到的遞增碼波形。

4 結束語(yǔ)

隨著(zhù)傳送速率的不斷提高，并行傳輸技術(shù)中的同步碼串擾等問(wèn)題越來(lái)越嚴重，已不能滿(mǎn)足高速數據傳輸的要求，成為工程應用瓶頸。筆者在分析FPGA中高速串行收發(fā)器CTX功能和JESD204協(xié)議后。實(shí)現了一種A/D采集數據的串行傳輸方式，解決了并行傳輸中遇到的問(wèn)題。用Verilog語(yǔ)言編寫(xiě)了 JESD204協(xié)議控制核，節省了工程成本。