EDA技術(shù)進(jìn)行數字電路設計

數字電路設計性本身就是一種綜合性設計，其設計電路中一般包含不同類(lèi)型電路，在設計過(guò)程中，不可避免地存在許多錯誤和不足如果直接按照這一設計電路在電路板上進(jìn)行安裝、調試，其結果往往使電路調試費時(shí)費力，甚至會(huì )引起元器件和儀器設備損壞等問(wèn)題，導致設計不能達到預期效果。應用EDA技術(shù)在仿真軟件平臺上設計數字電路，能幫助熟悉和掌握最先進(jìn)電路設計方法和技能。在電子技術(shù)高速發(fā)展今天，新器件、新電路不斷涌現，而設計條件受經(jīng)費等因素制約，一般不能及時(shí)更新。采用軟件仿真方法，在計算機上虛擬一個(gè)先進(jìn)測試儀器、元器件品種齊全電子工作臺，可進(jìn)行驗證性、測試性、設計性等實(shí)驗針對性訓練，培養使用計算機及分析、應用和創(chuàng )新電路能力。“以仿代實(shí)”，“以軟代硬”應該成為當代設計發(fā)展潮流之一。

3基于EDA技術(shù)進(jìn)行數字電路設計研究

EDA技術(shù)在數字系統中應用以基于A(yíng)lteraEPM7128SLC84-15芯片和MAX PlusII 10.0軟件平臺數字鐘設計為例，討論EDA技術(shù)在數字系統中具體應用。

3.1 EDA技術(shù)設計流程

在設計方法上，EDA技術(shù)為數字電子電路設計領(lǐng)域帶來(lái)了根本性變革，將傳統“電路設計硬件搭試調試焊接”模式轉變?yōu)樵谟嬎銠C上自動(dòng)完成，如圖1所示。

圖1：設計流程

3.2設計要求

具有時(shí)、分、秒、計數顯示功能，以24小時(shí)循環(huán)計時(shí)。具有清零和調節小時(shí)、分鐘功能。具有整點(diǎn)報時(shí)功能。

3.3輸入設計源文件

一個(gè)設計項目由一個(gè)或多個(gè)源文件組成，它們可以是原理圖文件、硬件描述語(yǔ)言文件、混合輸入文件，點(diǎn)擊Source/New菜單，選擇你所要設計源文件類(lèi)型，進(jìn)入設計狀態(tài)，完成源文件設計，存盤(pán)、退出;另在一張原理圖編輯器窗口中，通過(guò)File/Matching Symbol菜單，建立一張原理圖符號，生成一個(gè)與原理圖文件相同名、相同功能邏輯宏元件，它自動(dòng)加到元件列表中，可以在更高層圖紙中反復調用;

3.3邏輯編譯

邏輯編譯選擇器件EPM7128SLC84-15，使用MAX PlusⅡ編譯器編譯設計項目，通過(guò)編譯器自動(dòng)進(jìn)行錯誤檢查、網(wǎng)表提取、邏輯綜合、器件適配，最終產(chǎn)生器件編程文件(。jed)。

3.4綜合

綜合就是利用EDA軟件系統綜合器將VHDL軟件設計與硬件可實(shí)現性?huà)煦^，這是將軟件轉化為硬件電路關(guān)鍵步驟。綜合器對源文件綜合是針對某一 FPGA/CPI D供應商產(chǎn)品系列。因此，綜合后結果具有硬件可實(shí)現性。EDA提供了良好邏輯綜合與優(yōu)化功能，它能夠將設計人員設計邏輯級電路圖自動(dòng)地轉換為門(mén)級電路，并生成相應網(wǎng)表文件、時(shí)序分析文件和各種報表，若設計沒(méi)有錯誤，最終可生成可以編程下載。sof文件。

3.5器件適配

綜合通過(guò)后必須利用FPGA/CPLD布局/布線(xiàn)適配器將綜合后網(wǎng)表文件針對某一具體目標器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線(xiàn)等操作。適配后產(chǎn)生時(shí)序仿真用網(wǎng)表文件和下載文件，如JED或POF文件。適配對象直接與器件結構細節相對應。

3.6功能仿真

通常，在設計過(guò)程中每一個(gè)階段都要進(jìn)行仿真驗證其正確性。在綜合前，要進(jìn)行行為仿真，將VHDI源程序直接送到VHDI仿真器中仿真，此時(shí)仿真只是根據VHDI語(yǔ)義進(jìn)行，與具體電路沒(méi)有關(guān)系。綜合后，可利用產(chǎn)生網(wǎng)表文件進(jìn)行功能仿真，以便了解設計描述與設計意圖一致性。功能仿真僅對設計描述邏輯功能進(jìn)行測試模擬，以了解其實(shí)現功能是否滿(mǎn)足原設計要求，仿真過(guò)程不涉及具體器件硬件特性，如延遲特性。時(shí)序仿真根據適配后產(chǎn)生網(wǎng)表文件進(jìn)行仿真，是接近真實(shí)器件運行仿真，仿真過(guò)程中已將器件硬件特性考慮進(jìn)去了，因此仿真精度要高得多。時(shí)序仿真網(wǎng)表文件中包含了較為精確延遲信息。

3.7編程下載

通過(guò)仿真確定設計基本成功后，即可通過(guò)Byteblaster下載電纜線(xiàn)將設計項目以JTAG方式下載到器件中，完成設計所有工作。通過(guò)此例設計流程講述可知，EDA技術(shù)及其工具在數字電路系統(包括模擬電路系統)中正發(fā)揮著(zhù)越來(lái)越重要作用，其應用深度和廣度正在向更深層次延伸。

3.8目標系統

用VHDL語(yǔ)言描述編碼電路。譯碼電路用CASE語(yǔ)句完成查表譯碼，其中有近4O種可能情況。通過(guò)求出伴隨式值，把有一個(gè)錯誤數據取反糾正過(guò)來(lái)，其他情況給出信號，指出有錯誤。編譯碼電路選用ALTERA公司生產(chǎn)器件EPF1OK10TC144-3，其中編碼電路占用了32個(gè)邏輯單元，譯碼電路占用了 163個(gè)邏輯單元。對編碼譯碼電路做功能仿真。測試使用看來(lái)，當數據輸人全為‘1‘，如果總線(xiàn)上傳來(lái)數據最后一位出錯。為‘0’，正確數據異或而成數據檢查線(xiàn)DC使得譯碼器能把最后一位改為‘1’;如數據輸人是“00000001”，編碼器DC為“19”而一旦出現兩個(gè)錯誤。如最高位和最低位，譯碼器指示是不可糾正錯誤;如數據正確傳輸，譯碼器指示沒(méi)有錯誤。

4本文作者創(chuàng )新點(diǎn)

目前，現代集成電路技術(shù)發(fā)展使以現場(chǎng)可編程門(mén)陣列為代表大容量可編程邏輯器件等效門(mén)數迅速提高，其規模直逼標準門(mén)陣列，達到了系統集成水平。特別是進(jìn)入二十世紀90年代后，隨著(zhù)CPLD、FPGA等現場(chǎng)可編程邏輯器件逐漸興起，VHDL、Verilog等通用性好、移植性強硬件描述語(yǔ)言普及，ASIC 技術(shù)不斷完善，EDA技術(shù)在現代數字系統和微電子技術(shù)應用中起著(zhù)越來(lái)越重要作用。從通常意義上來(lái)說(shuō)，現代電子系統設計已經(jīng)再也離不開(kāi)EDA技術(shù)幫助了。