基于FPGA的TS流的UDP封裝實(shí)現　

摘要：為實(shí)現數字廣播接收機輸出的傳輸(TS)流方便地接入嵌入式平臺，實(shí)現綜合業(yè)務(wù)接收，本文基于現場(chǎng)可編程門(mén)陣列(FPGA)，實(shí)現了將集成DVB-T(Digital Video Broadcasting-Terrestrial)高頻頭輸出的TS流轉化為UDP協(xié)議的IP流，進(jìn)一步通過(guò)以太網(wǎng)接口進(jìn)入嵌入式平臺，支持綜合業(yè)務(wù)接收。該接口轉化模塊借助FPGA，將緩存的TS流進(jìn)行有效封裝，設置以太網(wǎng)接口，輸出UDP格式的IP流。實(shí)測表明，該接口轉換模塊可實(shí)現TS流到IP流的轉換，支持嵌入式平臺視頻播放與綜合業(yè)務(wù)接收。

引言

　　在互聯(lián)網(wǎng)高速發(fā)展以及三網(wǎng)融合的趨勢逐步推進(jìn)的背景下，地面數字電視廣播與互聯(lián)網(wǎng)的融合得到了研究人員越來(lái)越多的重視。地面數字電視廣播^[1]音視頻數據的傳輸流是編碼格式為MPEG-2(Moving Picture Experts Group-2)的TS(Transport Stream)流。因此，傳統廣播接收機多輸出TS流。

　　為支持嵌入式平臺實(shí)現TS流傳輸的綜合業(yè)務(wù)接收，本文在前期實(shí)現的數字廣播接收機的基礎上^[2]，采用FPGA作為轉接，實(shí)現了TS流到IP流的封裝，從而可以方便地將TS流接入嵌入式平臺，實(shí)現利用嵌入式平臺的基于TS流的綜合業(yè)務(wù)接收。

1 硬件系統結構

　　硬件系統主要包括電源部分、集成高頻頭^[3]及其配置電路部分、FPGA部分和以太網(wǎng)接口輸出部分。其工作原理如下：系統啟動(dòng)之后，由配置電路中單片機首先對集成高頻頭進(jìn)行配置，然后FPGA等待接收由集成高頻頭輸出的數據，接收的數據經(jīng)過(guò)格式封裝后，經(jīng)以太網(wǎng)接口模塊以UDP格式^[4]的IP流輸出。輸出的負載數據為MPEG-2標準的TS包，可以在任何支持該標準解碼的終端進(jìn)行實(shí)時(shí)播放。

　　系統的硬件結構如圖1所示，系統實(shí)現的是以FPGA為控制核心的接收、處理和轉發(fā)系統，下面介紹每個(gè)部分的具體實(shí)現。

　　(1)電源部分

　　電源部分采用TI公司的LP3906電源管理芯片，該電源芯片被廣泛應用于低功耗FPGA、嵌入式微處理器、DSP等系統的電源管理。其性能優(yōu)秀，最高輸出效率為96%，最大輸出電流為1.5A。該芯片的輸入電壓為5V直流，由外部電源適配器提供。

　　(2)集成高頻頭及其配置電路部分

　　本部分電路由集成高頻頭以及其配置電路組成。集成高頻頭采用夏普公司的VA4M1EE6159。該器件功能是將天線(xiàn)接收到的DVB-T標準信號變頻為中頻信號^[5]，通過(guò)解調、基帶處理和打包，最終輸出TS(Transport Stream)流^[6]。TS流輸出有兩種常用接口，分別是異步串行接口(ASI，Asynchronous Serial Interface)和同步并行接口(SPI，Synchronous Parallel Interface)，VA4M1EE6159采用同步并行接口，該接口共有11位信號線(xiàn)，包括3位控制信號線(xiàn)和8位數據信號線(xiàn)。3位控制信號分別為時(shí)鐘信號MCL、同步信號SYN和數據有效信號VALID。其中，集成高頻頭的時(shí)鐘信號MCL輸出為9MHz。SPI接口使用同步控制信號，所以傳輸速率由實(shí)際情況決定。

　　配置電路采用Silicon Lab公司的C8051F120單片機作為集成高頻頭的配置電路控制器。該款單片機兼容8051單片機的指令集，速度是普通8051單片機的數十倍，外部無(wú)源晶振為25MHz，最高速度可達100MIPS(百萬(wàn)指令集每秒)，支持JTAG(Joint Test Action Group)調試接口。該單片機具有較高處理速度，對于實(shí)現嚴格時(shí)序有很大的優(yōu)勢。

　　(3)FPGA部分

　　FPGA部分由FPGA電路及其配置電路組成。FPGA采用的是Xilinx公司的Spartan-3系列XC3S700A芯片。該芯片最大用戶(hù)I/O數量為372，具有分布式RAM為92kb、塊RAM為360kb，擁有8個(gè)數字時(shí)鐘管理單元(DCM，Digital Clock Manager)，slice數量為5888。配置模式為JTAG模式和主串(Active Serial)模式。采用的存儲芯片是XCF04S，存儲空間為4M，外部為50MHz無(wú)源晶振。

　　FPGA是系統的控制和計算核心^[7]，負責接收集成高頻頭的TS流數據，將接收的數據緩存、計算、打包，并驅動(dòng)DM9000AEP芯片，將處理完成的數據以IP數據報的形式輸出。FPGA芯片使用11個(gè)通用I/O與集成高頻頭相連，模擬SPI接口時(shí)序接收數據。作為DM9000AEP的驅動(dòng)源，FPGA的物理管腳與DM9000AEP連接，用于按其控制時(shí)序驅動(dòng)芯片工作。

　　(4)以太網(wǎng)輸出部分

　　以太網(wǎng)輸出部分使用的是10M/100M自適應的MAC層接口芯片DM9000AEP。該芯片是支持物理層自協(xié)商，支持IEEE802.3u全雙工流量控制的快速以太網(wǎng)接口控制器。輸出物理接口與RJ45相連。該以太網(wǎng)控制器使用的是25MHz的無(wú)源晶振，外部電路簡(jiǎn)潔。

　　DM9000AEP擁有4K雙字大小的SRAM塊，可以作為以太網(wǎng)幀結構的緩存。由于以太網(wǎng)幀結構最大為1500字節，所以可以緩存多個(gè)相同的幀結構。DM9000AEP有兩個(gè)方面的功能。首先是完成與后級網(wǎng)絡(luò )設備的物理層協(xié)商，建立鏈路;其次是接收FPGA的指令，執行指令、發(fā)送已經(jīng)存在于緩存中的以太網(wǎng)幀以及完成相關(guān)鏈路層功能。

　　系統硬件電路由LP3906模塊提供統一的電源管理。集成高頻頭在配置電路完成配置之后，與天線(xiàn)相連，從天線(xiàn)接收DVB-T信號并將信號解調處理，以SPI接口輸出TS流，是整個(gè)系統的數據源。FPGA是系統中樞，它模擬SPI時(shí)序接收TS流數據并打包為UDP格式，控制DM9000AEP以IP流輸出。DM9000AEP完成與接收者的物理鏈路建立及輔助的鏈路層功能。

2 基于FPGA的封裝轉發(fā)實(shí)現

　　在系統實(shí)現過(guò)程中，TS流的接收、處理和轉發(fā)部分都在FPGA內部實(shí)現。圖2為FPGA實(shí)現的封裝轉發(fā)功能的邏輯結構圖。主體由數據接收模塊、控制計算模塊和DM9000AEP驅動(dòng)模塊三個(gè)模塊組成。數據接收模塊模擬SPI接口時(shí)序接收集成高頻頭的輸出數據;控制計算模塊負責將接收的數據有序地存入RAM，并將RAM中的數據打包為IP格式;DM9000AEP驅動(dòng)模塊將IP格式的數據通過(guò)網(wǎng)口輸出。

2.1 數據接收模塊

　　數據接收模塊的功能是模擬SPI接口時(shí)序接收由集成高頻頭輸出的TS流格式的數據。集成高頻頭數據輸出寬度為8bit，接口時(shí)鐘頻率為9MHz。當有數據輸出時(shí)，有效信號變?yōu)楦唠娖?。輸出的TS流數據包含有4字節的首部和184字節的數據，總計大小為188字節，數據格式如圖3所示。

　　TS流數據輸出為突發(fā)模式，即在一個(gè)周期內只有小部分時(shí)間有數據輸出，大部分時(shí)間沒(méi)有數據輸出。突發(fā)瞬時(shí)速率最高可達到72Mbps，這里的72Mbps為裸數據，增加數據頭部等，最高瞬時(shí)速率將會(huì )增加到80~85Mbps之間。DM9000AEP的理論最高速率為100Mbps。由于在DM9000AEP的驅動(dòng)中有額外開(kāi)銷(xiāo)，數據很難做到最大帶寬。所以使用FIFO作為緩沖來(lái)匹配前后兩者的速率差，既可以防止數據丟失，也方便進(jìn)行數據處理。當FIFO中的TS流數據包的數量超過(guò)閾值時(shí)，則讀有效信號為高電平，數據線(xiàn)輸出數據。本部分電路實(shí)現的結構圖如圖4所示。

2.2 控制計算模塊

　　控制計算模塊由控制部分、計算部分和雙端RAM部分組成。本部分電路實(shí)現的結構圖如圖5所示。

　　其中，雙端RAM內存儲一個(gè)完整的以太網(wǎng)幀，RAM中不同部分的功能如圖6。源MAC地址設置為本機地址，目的MAC地址為廣播地址，類(lèi)型為IP數據報。IP數據報中版本、首部長(cháng)度、服務(wù)類(lèi)型、標志位、片偏移、TTL、協(xié)議、源IP以及目的IP為常量。其中，源IP設置為本機IP，目的IP為廣播地址，TTL為64。以太網(wǎng)幀的數據大小范圍是46~1500字節。為了最大限度地提高傳輸效率，取7個(gè)TS包作為一個(gè)以太網(wǎng)幀的數據部分，即1316字節。

　　以太網(wǎng)幀中數據段、標識字段和校驗字段為變量。數據段由傳輸的TS流數據決定;標識字段為依次遞增;校驗字段則是將字段本身置為零之后，對IP數據報中每16比特進(jìn)行二進(jìn)制反碼求和，將結果存入校驗字段。這部分運算在計算部分實(shí)現。

　　控制部分時(shí)刻監視讀有效信號的狀態(tài)變化。當發(fā)現信號狀態(tài)變化為有效，則接收前級模塊的輸出數據，并且按地址存入RAM。與此同時(shí)，在數據輸入路徑上的計算模塊對數據進(jìn)行反碼求和運算，得到校驗字段，并且進(jìn)行遞增運算，得到標識字段。計算完成后，兩個(gè)字段分別按地址存入RAM中。此時(shí)，RAM中是一個(gè)完整的以太網(wǎng)幀結構?？刂撇糠謱?huì )給出指示信號，通知DM9000AEP驅動(dòng)模塊可以讀取UDP幀數據。

2.3 DM9000AEP驅動(dòng)模塊

　　DM9000AEP驅動(dòng)模塊通過(guò)狀態(tài)機實(shí)現，負責對DM9000AEP芯片進(jìn)行初始化及功能驅動(dòng)。

　　DM9000AEP的初始化過(guò)程首先進(jìn)行物理層(PHY)上電。物理層上電第一步是對DM9000AEP芯片內部的GPR寄存器清零，然后最低位賦值為1。在對物理層上電之后，延時(shí)應該超過(guò)2ms，最佳為5ms。第二步是將NCR寄存器進(jìn)行兩次軟件復位，兩次軟件復位的目的是確保軟件復位成功。每次軟件復位延時(shí)30μs，正常的時(shí)間間隔是20μs左右。然后依次按著(zhù)時(shí)序對NSR、ISR、TCR、BPTR、FCTR、SMCR的寄存器和物理地址進(jìn)行設置。為了確保數據的通用性，物理地址設為廣播地址。寄存器設置成功表示DM9000AEP初始化完成。

　　初始化完成后的DM9000AEP在檢測到控制計算模塊的指示信號變化后，在雙端RAM的右端進(jìn)行讀取，將RAM中的一個(gè)以太網(wǎng)幀數據寫(xiě)入DM9000AEP的buffer中，并查詢(xún)標志位，直到標志位變化表示發(fā)送完成。由于DM9000AEP的發(fā)送速度大于集成高頻頭的數據平均輸出速率，所以不會(huì )出現雙端RAM中數據被重復寫(xiě)的情況。

　　FPGA部分的三個(gè)模塊采用的是流式的處理過(guò)程。數據接收模塊模擬接口時(shí)序接收集成高頻頭的輸出數據，是整個(gè)FPGA邏輯的數據源?？刂朴嬎悴糠重撠煂P數據報進(jìn)行計算打包，并且將完整的以太網(wǎng)幀存入雙端RAM，完成之后通知驅動(dòng)部分。DM9000AEP的驅動(dòng)部分負責按時(shí)序初始化DM9000AEP，并在得到控制計算模塊的通知后，發(fā)送雙端RAM中的以太網(wǎng)幀。

3 系統測試

　　為驗證系統接收數據的正確性及系統運行的實(shí)際效果，對系統進(jìn)行實(shí)測。

　　發(fā)送端采用PC機控制調制卡DTA-115產(chǎn)生符合DVB-T標準^[8-9]的調制信號。其中，DTA-115為DekTec公司生產(chǎn)的多制式數字電視調制卡。發(fā)射端采用QPSK調制，中心頻率為226.5MHz，帶寬為7MHz，2K模式，7/8碼率，發(fā)射功率-3dBm。

　　數字廣播接收系統的數據輸出連接至具有MPEG-2解碼播放功能的嵌入式平臺。單片機設置高頻頭的對應接收參數，FPGA實(shí)現數據處理轉發(fā)，嵌入式平臺實(shí)現TS流的解碼播放。最后嵌入式平臺上測試結果如圖7所示。視頻流數據可以進(jìn)行流暢播放。

4 結論

　　本文利用FPGA實(shí)現了集成高頻頭輸出的TS流轉換為嵌入式平臺可以讀取的IP流。系統通過(guò)集成高頻頭接收DVB-T標準[10]廣播信號，由高頻頭完成廣播信號的接收，得到TS流數據。利用FPGA實(shí)現了高頻頭輸出的突發(fā)數據的平滑封裝至基于UDP協(xié)議的IP數據流。經(jīng)過(guò)測試[11]，基于FPGA的封裝模塊輸出的IP流可以在嵌入式平臺播放。

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本文來(lái)源于中國科技期刊《電子產(chǎn)品世界》2016年第7期第51頁(yè)，歡迎您寫(xiě)論文時(shí)引用，并注明出處。