PCIe 4.0即將跨出實(shí)驗室

　　盡管PCI Express (PCIe) 4.0訴求16GT/s傳輸速率的規格要到明年才底定，但已有幾款采用PCIe 4.0架構的晶片即將投片。一旦PCIe 4.0版的所有細節發(fā)布，PCI SIG組織的目標將積極展開(kāi)傳輸速率高達25或32GT/s的5.0新版任務(wù)。

　　在日前于加州舉行的PCI SIG年度開(kāi)發(fā)者大會(huì )上，包括Cadence、PLDA和Synopsys等業(yè)界廠(chǎng)商展示其PCIe 4.0實(shí)體層、控制器、交換器以及其他IP模組等產(chǎn)品規劃，包括一款采用PCIe 4.0規格的100 Gbit/s Infiniband交換器晶片。

　　下一代5.0傳輸規格：25或32 Gbits/s?

　　從PCI SIG批準最近的標準——8GT/s傳輸速率的PCIe 3.0版，已經(jīng)有6年多的時(shí)間了。在展開(kāi)4.0版本時(shí)，PCI SIG認為它應該會(huì )是最后一版采用銅纜的晶片至晶片互連規格了。然而，從那時(shí)起，乙太網(wǎng)路(Ethernet)與Fiber Channel陣營(yíng)分別將銅互連技術(shù)推向了25和32 Gbits/s的傳輸速率。

　　“我們知道必須推進(jìn)PCIe至下一代，只是還需要解決一些細節，”PCI SIG主席Al Yanes表示。

　　Cadence展示其Mellanox 100G Infiniband交換器晶片(左)，采用PCIe 4.0跨越背板(中央)連接至控制器(紅色PCB右側)

　　“我們不能再玩編碼的把戲了，”Yanes指出，相較于前一代采用的8b/10b編碼技術(shù)，3.0版采用更高效的128b/130b編碼機制。“但再進(jìn)一步升級至256b編碼方案，除了頻率提高以外，并不能帶來(lái)更多功能。”

　　需求就來(lái)自于普遍的預期。例如，網(wǎng)卡已經(jīng)達到100Gbit/s的速率，接下來(lái)將會(huì )需要更快速的晶片互連，就像下一代繪圖處理器與固態(tài)硬碟(SSD)一樣。

　　對于擁有732家公司成員的組織來(lái)說(shuō)，要建立一個(gè)適于從智慧型手機到超級電腦等一切應用的標準并不容易。隨著(zhù)資料速率增加以及訊號余?？s漸，推出新版PCIe之間的時(shí)間已經(jīng)從3年延長(cháng)到7年了。

　　搭載PCIe 4.0介面規格的幾款晶片即將投片，Mellanox的交換機晶片就是其中之一

　　法國公司PLDA展示采用其FPGA交換機晶片的PCIe 4.0測試板

　　PCIe 4.0踏出第一步

　　0.7版的PCIe 4.0標準目前正在審核中，預計在下個(gè)月完成。接下來(lái)，工程師將針對0.9版展開(kāi)一連串的實(shí)驗室測試，以驗證該規格的所有功能和參數。預計在2017年4月完成1.0標準。

　　該組織在一年前指出，希望能在2015年底前完成0.7草案中，并使其成為包含各種新功能的最后一個(gè)版本。“要讓組織中的所有成員具有共識，所花的時(shí)間比預期的更久，”Yanes表示。

　　在核準的功能中特別棘手的是所謂的“通道建模”(channel modelling)，它可以讓系統工程師檢查眼圖以及確認互連的每一通道，以掌握其設計存在多少余量。

　　“4.0規格已經(jīng)存在很長(cháng)一段時(shí)間了。我們有許多客戶(hù)準備在今秋投片采用這一介面規格的產(chǎn)品，因為他們知道目前的0.7版草案已經(jīng)夠好了，”Synopsys IP部門(mén)產(chǎn)品行銷(xiāo)經(jīng)理Scott Knowlton表示。

　　Cadence和Synopsys展示執行于其工作站IP功能區塊的PCIe 4.0通道建模特性

　　“我們有一個(gè)客戶(hù)最近投片串列解串器(serdes)，他們覺(jué)得已經(jīng)等待夠久了，不能錯過(guò)這一市場(chǎng)，因此，相關(guān)產(chǎn)品很快就能在市場(chǎng)上看到，相容性計劃也將隨之而來(lái)，”Cadence IP部門(mén)的一位PCI專(zhuān)家Arif Khan表示。

　　在今年稍早，IBM宣布其下一代伺服器處理器Power9的規格，其中包括計劃支援PCIe 4.0。

　　為了達到更快的數據速率，4.0版的傳輸距離必須有所折衷，約為12-14英寸。因此，在3.0版開(kāi)始普遍的重定時(shí)器(retimer)與訊號中繼器(redriver)將會(huì )更加被廣泛使用。

　　在此次大會(huì )上，Cadence和Synopsys都展示了可用于晶片IP功能區塊的通道建模功能。Cadence的晶片采用16nm FinFET制程，而Synopsys則宣稱(chēng)其功能區塊可較前一代PCI功能區塊降低達20%的延遲，面積也減少了15%。

　　Pericom展示PCIe用12 Gbit/s訊號中繼器，成本約為重定時(shí)器的四分之一，該公司并預計要再過(guò)一、兩年才可看到16 Gbit/s規格的新款訊號中繼器