基于高速串行接口的雷達信號采集回放系統

　回放過(guò)程類(lèi)似于采集過(guò)程，不同的是數據進(jìn)行拼接合路后被送入虛擬FIFO。該虛擬FIFO的主要作用是緩存定量數據以確?；胤诺男盘柾暾B續，其主要由DDR3和FIFO構成，可實(shí)現多種位寬和多種速率的數據緩存^[11]。如圖4所示。上行FIFO和下行FIFO主要負責數據位寬和時(shí)鐘速率的轉換，FIFO控制器負責DDR3控制器核以及其它兩個(gè)FIFO的讀寫(xiě)控制。具體框圖如圖4所示。

4 實(shí)驗結果與分析

　　為了驗證系統傳輸的可靠性，我們配置ADS42JB69為遞增碼測試模式，并將采集部分后端的GTX與回放部分前端的GTX相連，完成整個(gè)系統的驗證。結果如圖5所示。

　　圖5所示為采集信號做信道化后發(fā)送至GTX的數據圖，其中TRIG1為ADC發(fā)送的遞增碼，TRIG2為信道化后送至GTX的數據。兩路數據拼起來(lái)剛好就是一路完整的遞增碼。圖6所示為發(fā)送數據和回放數據的對比圖，圖中ERROR_CNT為0表明信道化過(guò)程誤碼率為0，DATA_OUT是DTAT_IN延遲一段時(shí)間后的結果，實(shí)現了高速數據流穩定可靠傳輸。

　　設置ADS42JB69為正常工作模式，輸入信號頻率為10MHz的單載頻信號，輸入和輸出對比結果如圖7所示。從圖中可以看出，誤碼率為0，輸出結果也很理想。

　　圖8 所示為采集的數字信號進(jìn)行回放所得信號及其頻譜，上方信號為ADC采集的信號，下方信號為經(jīng)過(guò)信道化后回放的信號。從頻譜圖可以看出信號頻率在10MHz，主瓣與旁瓣相差38.8dB，達到項目的性能要求。整個(gè)系統高效快速地實(shí)現了雷達中頻信號的采集以及回放。

5 結束語(yǔ)

　　隨著(zhù)雷達工作環(huán)境越來(lái)越復雜，對現場(chǎng)電磁信號的采集與重現工作也變得越來(lái)越重要。面對并行傳輸高速數據流方式誤碼率居高不下的瓶頸，本文提出了一種基于高速串行接口的雷達中頻信號采集回放系統并上板得以驗證。該系統利用JESD204B接口與GTX接口的兼容性，完成了雙通道模擬信號高速高精度采集/回放以及穩定可靠傳輸，不僅使得高速數據流的傳輸成為可能，而且催生了采樣速率更高的模數轉換器。系統設計簡(jiǎn)單、數據處理方式靈活和通用性強，對高頻雷達信號采集和高速采集數據傳輸有積極的影響。

參考文獻:

　　[1]田耕,胡彬,徐文波.Xilinx ISE Design suite 10.x FPGA開(kāi)發(fā)指南[M].北京:人民郵電出版社,2008.

　　[2]JonathanHarris.JESD204標準解析[J].今日電子: 2012,(12):31-33.

　　[3]JEDEC. Serial Interface for Data Converters[S].USA:JEDEC,2012:1 -145.

　　[4]Xilinx. Virtex-6 Family Overview[EB].USA:Xilinx,2009.

　　[5]李坤,朱紅.virtex-6 GTX高速串行傳輸原理與仿真[J].大眾科技:2010.

　　[6]Xilinx. Virtex-6 FPGA GTX Transceivers User Guide [EB]. USA:Xilinx,2009.

　　[7]TI. ads42jb69 [Z].USA:TI,2012.

　　[8]Analog.AD9142 [Z].USA:Analg,2012.

　　[9]Xilinx.FIFO Generator v4.4 User Guide[EB].USA:Xilinx,2008.

　　[10]席鵬飛,范曉星,冉焱,等.基于RocketIO的FPGA互連研究及應用[J].電子科技,2015.

　　[11]徐文波. Xilinx FPGA開(kāi)發(fā)實(shí)用教程[M].第2版.北京:清華大學(xué)出版社,2012.

本文來(lái)源于中國科技期刊《電子產(chǎn)品世界》2016年第5期第73頁(yè)，歡迎您寫(xiě)論文時(shí)引用，并注明出處。