基于FPGA的數據采集控制模塊設計

在狀態(tài)ST0中，對0809進(jìn)行初始化，之后進(jìn)入到狀態(tài)ST1；在狀態(tài)ST1中，ALE和START信號有效，這時(shí)EOC信號變?yōu)榈碗娖?，進(jìn)入轉換狀態(tài)ST2。此時(shí)，需要對0809工作狀態(tài)信號EOC進(jìn)行測試，如果為低電平，表示轉換沒(méi)結束，仍需要停留在ST2狀態(tài)中等待，直到變成高電平后才說(shuō)明轉換結束，在下一時(shí)鐘脈沖到來(lái)時(shí)轉向狀態(tài)ST3。在狀態(tài)ST3，由狀態(tài)機向0809發(fā)出轉換好的8位數據輸出允許命令，這一狀態(tài)周期同時(shí)可作為數據輸出穩定周期，以便能在下一狀態(tài)中向鎖存器中鎖入可靠的數據。在狀態(tài)ST4，由狀態(tài)機向FPGA中的鎖存器發(fā)出鎖存信號，將0809輸出的數據進(jìn)行鎖存。
2．3 RAM讀寫(xiě)控制器的設計
在該模塊設計中，RAM讀寫(xiě)控制模塊又分為讀控制模塊、寫(xiě)控制模塊和讀寫(xiě)狀態(tài)轉換模塊。寫(xiě)控制模塊中兩個(gè)輸入信號分別與A／D轉換控制模塊的數據鎖存和轉換輸出相連。當鎖存信號使能，即發(fā)出寫(xiě)信號，將數據存儲到外部RAM的第600個(gè)地址空間之后，再對之前的數據進(jìn)行前移，以達到數據的及時(shí)更新。讀控制模塊的控制信號分別與寫(xiě)更新完畢信號和讀信號相連，當寫(xiě)更新完畢信號使能時(shí)，只要接到讀信號，則依次讀完外部RAM前600個(gè)地址空間(一場(chǎng))的數據。
2．4 鍵盤(pán)掃描控制器的設計
鍵盤(pán)控制模塊由四個(gè)模塊組成，包括：時(shí)鐘分頻模塊、行鍵值輸出模塊、鍵值鎖存模塊和鍵值合成模塊。鍵值鎖存模塊將按下按鍵的行、列信息鎖存，并交由鍵值合成模塊，該模塊配合行鍵輸出模塊輸出的結果進(jìn)行查表，最終確定鍵值。

3 仿真結果
Max+PlusⅡ仿真平臺的圖形輸入方式直觀(guān)，符合傳統數字系統設計人員的習慣，便于進(jìn)行接口的設計，容易實(shí)現仿真，便于信號的觀(guān)察?；谝陨峡紤]，利用此平臺，用硬件描述語(yǔ)言VHDL來(lái)實(shí)現各個(gè)功能模塊，A／D轉換控制器和VGA顯示控制器模塊的時(shí)序仿真結果如圖3、圖4所示。

4 結 語(yǔ)
這里的數據采集控制模塊主要以FPGA為基礎，本著(zhù)軟件硬件化的思路，著(zhù)重研究主控制模塊的實(shí)現。由于采用FPGA作為控制處理器，其速度快，效率高，且標準的VGA接口使得系統的使用更加便捷，鍵盤(pán)控制的多通道間切換，也為實(shí)現多路采集奠定了基礎。