基于LVDS技術(shù)的實(shí)時(shí)圖像測試裝置的設計
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實(shí)時(shí)圖像發(fā)送及接收電路如圖3所示。FPGA根據計算機控制命令先從高速SRAM中讀取1 B的數據，然后的將該字節外加兩位的識別位共10位的并行實(shí)時(shí)圖像數據輸出到SN65LV1023A，再將轉化后的高速串行差分信號經(jīng)高速電纜驅動(dòng)器CLC006驅動(dòng)后遠程傳輸。CLC006能在最高400 Mb/s數據速率下驅動(dòng)75 Ω傳輸線(xiàn)，還具有可控的輸出信號上升沿和下降沿時(shí)間，能使傳輸引入的抖動(dòng)最小。通過(guò)調整R25/R27和R26/R28的阻值為驅動(dòng)器提供正常輸入信號。其值大小參考芯片資料接口連接部分選擇，它隨其輸入電平類(lèi)型及阻抗傳輸線(xiàn)而改變。驅動(dòng)器的信號輸出幅度隨著(zhù)Rext-H與Rext-L間電阻值的增大而增大。為了實(shí)現信號的最優(yōu)化傳輸，將Rext-H與Rext-L之間電阻R36接為10 k?贅的可調電阻，根據實(shí)際情況調節R36阻值實(shí)現輸出信號幅度范圍的調整。本文引用地址：http://dyxdggzs.com/article/195398.htm
由于傳輸線(xiàn)對信號有損耗，而且容易產(chǎn)生信號失真、畸變和碼元串擾等,本系統采用了自適應電纜均衡器CLC014對遠程傳輸后接收到的數據進(jìn)行均衡。CLC014具有同軸電纜和雙絞線(xiàn)的自動(dòng)均衡、載波檢測與輸出靜音功能,適用數據速率范圍為50 Mb/s~650 Mb/s，且具有極低的抖動(dòng)性能。
LVDS接收器在內部雖然提供了針對輸入懸空、輸入短路以及輸入不匹配等情況下的可靠性設計，但是當驅動(dòng)器三態(tài)或LVDS接收器沒(méi)有連接到驅動(dòng)器上時(shí)，連接電纜會(huì )產(chǎn)生天線(xiàn)效應，此時(shí)LVDS接收器就有可能開(kāi)關(guān)或振蕩。為避免此種情況的發(fā)生，傳輸電纜采用雙絞屏蔽電纜；另外在電路設計上外加上拉和下拉電阻來(lái)提高LVDS接收器的噪聲容限。圖3中的R31為100 Ω的匹配電阻，R32和R30分別為提高噪聲容限的上拉和下拉電阻，阻值為1.5 kΩ。
FPGA主要通過(guò)控制LVDS串行器的TCLK、TCLK_R/F引腳以及LVDS解串器的RCLK、RCLK_R/F引腳實(shí)現數據的發(fā)送與接收。具體實(shí)現方法為：TCLK、RCLK引腳由FPGA分配同一時(shí)鐘(時(shí)鐘頻率為20 MHz)，在時(shí)鐘的上升沿，FPGA先將從高速SRAM中讀取的1 B的數據發(fā)送出去，另外在FPGA接收到1 B的數據后，先將其存入內部FIFO中，當FIFO中的數據達到512 B后通知USB單片機讀取數據，然后發(fā)送到計算機。
4 實(shí)驗結果
圖4與圖5分別為系統以20 MB/s的速度發(fā)送和接收的一幀512×512 B(每字節表示一個(gè)像素點(diǎn))圖像數據,分析結果表明發(fā)送與接收的圖像數據完全一致，滿(mǎn)足系統的設計要求。
采用LVDS技術(shù)與FPGA相結合的方法，實(shí)現了彈載圖像采集設備與地面測試臺之間高速數據傳輸，系統的傳輸速率可達到20 MB/s,并且提高了系統的可靠性和集成度。另外，整個(gè)系統的時(shí)序均由FPGA控制實(shí)現，具有很強的重構性。本設計已成功應用于某CCD圖像采集設備的測試中，系統工作性能穩定。
參考文獻
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